SU1552179A1 - Устройство дл возведени в квадрат - Google Patents
Устройство дл возведени в квадрат Download PDFInfo
- Publication number
- SU1552179A1 SU1552179A1 SU884478589A SU4478589A SU1552179A1 SU 1552179 A1 SU1552179 A1 SU 1552179A1 SU 884478589 A SU884478589 A SU 884478589A SU 4478589 A SU4478589 A SU 4478589A SU 1552179 A1 SU1552179 A1 SU 1552179A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- elements
- outputs
- group
- register
- input
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано в специализированных и универсальных ЭВМ. Устройство содержит регистр операнда 1, в который вдвигаютс разр ды операнда, регистр управлени 2, формирующий совместно с элементами И-НЕ групп 1 и 2 сигналы, ограничивающие последовательность разр дов операнда на выходах регистра 1 посредством элементов И групп 3 и 4. Ограниченные последовательности разр дов операнда поступают на входы элементов И групп 1 и 2, формирующие конъюнкции с четными и нечетными значени ми K в весовых функци х 2K соответственно, K = 1 ÷ 16. Сумматоры 9 и 10 складывают конъюнкции соответственно с четными и нечетными значени ми K, а также значени посчитанных ранее разр дов суммы сумматоров 9 и 10 поступают на выходы устройства, обеспечива получение последовательного кода произведени в четверичной системе счислени . Причем непрерывна последовательность операндов обеспечивает на выходах устройства непрерывную последовательность результатов. 2 ил.
Description
Изобретение относится к вычисли--” тельной технике и может быть использовано в специализированных и универсальных ЭВМ.
Целью изобретения является повышение производительности устройства.
На фиг.1 представлена структурная схема устройства для возведения в квадрат 8-разрядного аргумента; на фиг.2 - временные диаграммы, поясняющие работу устройства.
Устройство содержит регистр 1 операнда, регистр 2 управления, элементы И-НЕ 3-1...3-3 первой груп
пы, элементы И-НЕ 4-1...4-3 второй | ||||
группы, | элементы И | 5-1...5-4 | первой | |
группы, | элементы | И | 6-1...6-3 | второй |
группы, | элементы | И | 7-1...7-4 | третьей |
группы, | элементы | И | 8-1...8-3 | четвер- |
той группы, первый | 9 и второй 10 сум- |
маторы, регистр 11, информационный вход 12, синхровход 13, вход 14 сброса устройства и выходы 15 устройства.
Устройство работает следующим образом. ,
На синхровход 13 устройства поступают синхроимпульсы типа меандр, тактирующие работу устройства. На ! вход 14 сброса устройства поступает ’ импульс, обнуляющий регистр 1 операн' да, регистр 2 управления и регистр 11. На информационный вход 12 устl· ройства с частотой следования синхроимпульсов поступают разряды операн( да (начиная с первого, младшего).Эти | разряды вдвигаются в регистр 1 опе4 ранда под действием синхроимпульсов, обеспечивая выработку на выходах регистра 1 последовательностей разрядов операнда в соответствии с указанным на фиг.2 временным диаграмами. Числа на-временных диаграммах выходов разрядов регистра операнда 1 определяют номера разрядов операнда.
Одновременно после обнуления регистра 2 управления в него под действием синхросигналов вдвигается единичное значение с инверсного выхода четвертого разряда регистра 2 управления. При этом с инверсного выхода первого разряда регистра управления снимается сигнал у показанный на соответствующей временной диаграмме (фиг.2), а с прямых выходов разрядов с первого по четвертый регистра 2 управления снимается соответственно ин·’· версия указанного сигнала непос редственно и инверсия, сдвинутая на один, два и три такта. Сдвинутые сигналы поступают соответственно на первые входы элементов И-НЕ 3-1, 3-2, ...первой группы, а также элементов И-НЕ 4-3, 4-2,4-1 второй группы. На вторые входа элементов И этих групп поступают соответственно сигналы с прямого и инверсного выходов первого разряда регистра 2 управления. Под их действием на выходах элементов И-НЕ первой и второй групп формируются сигналы, показанные на соответствующих временных диаграммах (фиг.2).
Последовательности райрядоБ операнда с выходов разрядов регистра 1 операнда с первого по третий и с пятого по восьмой поступают соответственно на первые входы элементов И 8-1...8-3 четвертой группы и элементов И 7-4, 7-3, 7-2 и 7-1 третьей группы, на вторые входы которых поступают сигналы с инверсного выхода первого разряда регистра 2 управления, выходов элементов И-НЕ 3-1...3-3 первой группы и элементов И-НЕ 4-3, (4-2. и 4-1 второй группы, ограничивая последовательности разрядов операнда нулевыми уровнями. Ограниченные последовательности разрядов операнда поступают далее на элементы И 6-1...6-3 второй группы и элементы И 5-4, 5-3, 5-2 и 5-1 первой группы, которые под их действием формируют последовательности конъюнкций с нечетными и четными значениями К в весовых функциях 2 соответственно (К=1...1О). Последовательности конъюнкций обозначены на соответствующих временных диаграммах двухразрядными кодами. Первый и второй разряды кодов указывают на разряды oneранда, над которыми выполняются операции умножения на данном элементе И группы. Конъюнкции на выходах элементов И одной группы имеют в такте одинаковые весовые функции соответственно с четными и нечетными степенями двойки для первой и второй групп элементов И.
Первый 9 и второй 10 одноразрядные сумматоры складывают в каждом такте конъюнкции с одинаковыми весовыми функциями, а также значениями посчитанных ранее разрядов переносов .сумматоров 9 и 10, ‘задержанных на регистре 11. Кроме того, первый сумматор 9 учитывает в качестве слагаемого пос5 ледовательность разрядов операнда с выхода четвертого разряда регистра 1 операнда.
При этом на выходах суммы первого. 9 и второго 10 сумматоров вырабатываются соответственно нечетные и четные разряды произведения, поступающие на выходы 15 устройства. Четный и нечетный коды цифры произведения Представлены в четвертичной системе счисления.
На временных диаграммах (фиг.2) показано, что вслед за разрядами
1...8 первого операнда поступают без паузы разряды 1...3 второго операнда. Сигналы с выходов элементов И-НЕ первой и второй групп, а также с инверсного выхода регистра 2 управления исключают нулевыми значениями формирования конъюнкций разрядов смежных операндов. На. выходах 15 устройства - непрерывная последовательность разрядов результата, представленного последовательным кодом в четвертичной системе счисления.
Регистры 1,2 и 11 выполнены на микросхемах К 155 ИР 1 с инверторами на выходах первого и четвертого разрядов регистра 2. Одноразрядные многовходовые сумматоры 9 и 10 выполнены на одноразрядных многовходовых сумматорах (микросхема К155 ИМ 5) по ярусной схеме.
Claims (1)
- Формула изобретенияУстройство для возведения в квадрат, содержащее регистр операнда, первую и вторую группы элементов И, содержащие четыре и три элемента соответственно, первый и второй сумматоры и регистр, причем вход сброса устройства соединен с входами сброса регистра операнда и регистра, синхровход устройства подключен к входу управления сдвигом регистра операнда и синхровходу регистра, информационный вход устройства соединен с информационным входом регистра операнда, выходы элементов И первой и второй групп соединены с ми соответственно сумматоров, выход регистра операнда входом четвертого группы и пятым разрядным входом первого сумматора, выход первого разряда переноса которого соединен с четвертым разрядным входом второго сумма одноименными входапервого и второго четвертого разряда соединен с первым элемента И первой1552179 6 тора, выходы первого и ёторого разряд· дов переноса которого и выход второгб разряда переноса первого сумматора соединены соответственно с первым, вторым и третьим’информационными входами регистра, первый, второй и третий выходы которого соединены соответственно с шестым входом первого сумматора, пятым входом второго сумматора и седьмым входом первого сумматора, отличающееся тем, что, с целью повышения производительности устройства, в него введены регистр управления, первая и вторая группы элементов И-НЕ по три элемента в каждой группе, третья и четвертая группы элементов И по три элемента в каждой группе, причем вход управления сдвигом регистра управления соединен с синхровходом устройства, вход сброса которого подключен к входу сброса регистра управления, выходы второго, третьего и четвертого разрядов которого соединены соответственно с первыми входами первого, второго и третьего элементов И-НЕ первой группы и первыми входами . третьего, второго и первого элементов И-НЕ второй группы, вторые входы элементов И-НЕ первой и второй групп подключены соответственно к прямому и инверсному выходам первого разряда регистра'управления, инверсный выход четвертого разряда которого соединен с информационным входом регистра управления, выходы разрядов с первого по третий и с пятого по восьмой регистра операнда соединены соответственно с первыми входами первого, второго, третьего элементов И четвертой группы и четвертого, третьего, второго, первого элементов И третьей группы, вторые входы которых соединены соответственно с инверсным выходом первого разряда регистра управления, выходами первого, второго, третьего элементов И-НЕ первой группы и выходами третьего, второго и первого элементов И-НЕ -второй группы, выходы элементов И четвертой группы соединены с первыми входами соответствующих элементов И первой, группы и первыми входами соответствующих элементов И второй группы, выходы элементов И третьей группы подключены к вторым входам соответствующих элементов И первой группы, выходы второго, третьего и четверто1552179 го элементов И третьей группы соединены соответственно с вторыми входами первого, второго и третьего эле ментов И второй группы, выходы суммы первого и второго сумматоров являются выходами устройства.8м» ГТ..........................' __________________ ВхТг г±г-^~~у~г~У~тг-—тг~ у ' у х -у χ 1 г—к гAuiiuf 123456 у 8 1’ 2' з’ r s’ g· г у у Ύ.....-Ϊ у8*M.2W.f 1. .2 3 ♦ s 6 7 8 1' 2' 3'5' б‘... ....., Z~Tf*~Y-'Tf X „ ..-.у. и. ..у .-у у..,у у— у . у ,,.у_1 2 3 4 5 6 7 8 >' 2' 3’ 4'S'--уу-.у ,у .у .у, у.у_1 2 3 4 5 6 7 8 /' 2' 3'4' ___С~~Г~-уг—1—Г^-ГХХ~Чг--у—Г У У г1 2 3 4 5 6 7 8 !' 2'3'Г—У .’Г' .X.’· Г-К~1Г-'ТГ—IГ'^-ТГ^—У—-у~*-у-~1 2 3 4 5 6 7 8 1’2'............ Г~T'/'-jf—X ' '.У' Tl Г—Ύ'^-Τ-^-Ύ— -у· -у. Z . Γ χ \ \ S . 8 ,7 J ,f', 12 3 4 5 6 7 8...... ........./ Ύ ·Υ*ΊΤΤ.·.Τ. ~V—γ“-r·ВюЗзл1_8ю5м. 18ю6зл.[__Дю.7мГ8к1зи.18км Н fat м.4>-/Вкм>8Ί.МереныйАдм. Μ,ЛДМ.М
J-------------------L J 1____ __С.15' fat-M.7-3 fa.3A.t-3_ fa-ЗА.М
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884478589A SU1552179A1 (ru) | 1988-05-25 | 1988-05-25 | Устройство дл возведени в квадрат |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884478589A SU1552179A1 (ru) | 1988-05-25 | 1988-05-25 | Устройство дл возведени в квадрат |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1552179A1 true SU1552179A1 (ru) | 1990-03-23 |
Family
ID=21397514
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884478589A SU1552179A1 (ru) | 1988-05-25 | 1988-05-25 | Устройство дл возведени в квадрат |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1552179A1 (ru) |
-
1988
- 1988-05-25 SU SU884478589A patent/SU1552179A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 656056, кл. G 06 F 7/552, 1976. Авторское свидетельство СССР № 1451686, кл. G 06 F 7/552, 1987. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5062121A (en) | Spread spectrum communication device | |
SU1552179A1 (ru) | Устройство дл возведени в квадрат | |
JPH0832416A (ja) | 疑似ランダムパターン発生回路 | |
RU2030783C1 (ru) | Устройство для определения количества единиц в двоичном восьмиразрядном числе | |
JPS5447443A (en) | Semiconductor memory unit | |
SU1170449A1 (ru) | Последовательный сумматор кодов с иррациональными основани ми | |
SU1034029A2 (ru) | Устройство дл обмена информацией между цифровой вычислительной машиной и терминалами | |
SU1018114A1 (ru) | Параллельный сумматор | |
SU1129618A1 (ru) | Генератор случайных процессов | |
SU646434A1 (ru) | Устройство дл дискретного сдвига фаз импульсов | |
SU1108442A1 (ru) | Функциональный преобразователь | |
SU1518865A2 (ru) | Цифровой синтезатор частот | |
SU1451686A1 (ru) | Устройство дл возведени в квадрат | |
RU1807563C (ru) | Система декодировани двоичных последовательностей | |
RU1783616C (ru) | "Преобразователь кода Фибоначчи в код "золотой" пропорции" | |
SU1244658A1 (ru) | Устройство дл определени двузначного характера элементов конечного пол | |
SU1424011A1 (ru) | Ассоциативное суммирующее устройство | |
SU1532945A1 (ru) | Цифровое устройство дл воспроизведени функций | |
SU962948A1 (ru) | Устройство переменного приоритета | |
SU451996A1 (ru) | Устройство дл преобразовани координат | |
SU1374215A1 (ru) | Накапливающий сумматор | |
SU851402A1 (ru) | Устройство дл сложени | |
SU501491A2 (ru) | Устройство дл определени достоверности информации,передаваемой циклическим кодом | |
SU526873A1 (ru) | Генератор псевдослучайных чисел | |
SU602941A1 (ru) | Устройство дл возведени в квадрат двоичных чисел |