SU1522397A1

SU1522397A1 - Синхронный делитель частоты на п ть

Info

Publication number: SU1522397A1
Application number: SU874328177A
Authority: SU
Inventors: Андрей Ильич Беркут; Игорь Владимирович Колосов; Александр Владимирович Колосов
Original assignee: Всесоюзный Институт По Проектированию Организации Энергетического Строительства "Оргэнергострой"
Priority date: 1987-11-16
Filing date: 1987-11-16
Publication date: 1989-11-15

Abstract

Изобретение относитс к импульсной технике и может быть использовано в трактах делени частоты. Цель изобретени - повышение быстродействи при одновременном снижении потреблени энергии, за счет исключени паразитной емкости D-входа триггера 2 и исключени вытекающего тока D-входа данного триггера - достигаетс путем подключени D-входа данного триггера к источнику логической "единицы" и образовани новых функциональных св зей. 2 ил.

Description

фигЛ

Изобретение относитс к импульсной технике и может использоватьс в трактах делени частоты, например, в вычислительной технике, цифровых срштезаторах частот

Цель изобретени повышение быстродействи при одновременном снижении потреблени энергии, за счет исключени паразитной емкости D-входа триггера и исключени вытекающего тока D-входа данного триггера путег подключени его к источнику логической 1. .

На фиг.I приведена принципиальна схема синхронного делител частоты на п. ть; на фиг.2 временные диаграммы , по сн ющие его работу.

Синхронный делителз частоты на п ть содержит три D-триггера 1 - 3, тактовые входы которых подключены к входной шине 4, пр мой выход второго триггера 2 подключен к D-входу третьего триггера 3, а D-вход.второго тригера 2 подключен к источнику логичес кой 1, а R-вход - к пр мому выходу первого, триггера 1 , к 1 -входу которого подключен инверсньй выход третьего триггера 3,

Синхронньй делитель частоты на п ть работает следзлощим образом.

Пусть в начальный момент все триг геры находютись в нулевом состо нии, тогда по фронту первого входного импульса (фиг.2а) триггер 1 установитс в состо ние 1 (фиг.2б) , так как на его D-входе присутствует уровень логической 1 с инверсного вьгхода триггера 3, триггер 2 оста- Т- нетс в состо нии О (фиг.2в), так как на его R -входа к моменту поступлени первого.входного импульса присутствовал уровень логическо- 1го О с пр мого выхода триггера 1, триггер 3. также останетс в состо - |нии О,(фиг.2г)t так как на его lD-входе уровень логического О,

10

15

20

25

пО фронту : второго импульса триггер 2 установитс в I (фиг. 2в), так как на его D-входе уровень логической I с источника, а на R-входе уровень логической I с пр мого выхода триггера 1, триггеры I и 3 не мен ют своего состо ни (фиг.26 и г) по фронту третьего входного импульса устанавливаетс в 1 триггер 3 (фиг.2г) , так как на его D-входе уровень логической 1 с пр мого выхода триггера 2, триггеры 1 и 2 не мен ют своего состо ни (фиг.26,в),, уровень логического О с инверсного выхода триггера 3 поступает на D-вход триггера I и по фронту четвертого входного импульса триггер 1 устанавливаетс в О (фиг.2б), одновременно уровень логического О с пр мого выхода триггера 1 поступает на Н-вход триггера 2 и триггер 2 устанавливаетс в О (фиг.2в) на D-вход триггера 3 поступает уровень логического О с пр мого выхода триггера 2 и по фронту п того входного импульса триггер 3 устанавливаетс в О, повтор етс .

далее цикл работы

Ф о р м у л а изобретени

Синхронный делитель частоты на п ть, содержащий первый., второй, третий D-триггеры, тактовые входы которых подключены к входной щине, пр мой выход второго триггера подключен к D-входу третьего триггера, о т л и- ч а ю щ и и с тем, что, с целью увеличени быстродействи при одно- временном уменьшении потреблени энергии, D-вход второго триггера подключен к источнику логической единицы , а Н.-вход - к пр мому выходу первого D-триггера, к D-входу которого подключен инверсный выход третьего D-триггера.

а

JlJlJnJTfTJlJl

Claims

Формула изобретения

Синхронный делитель частоты на пять, содержащий первый, второй, третий D-триггеры, тактовые входы которых подключены к входной шине, прямой выход второго триггера подключен к D-входу третьего триггера, о т л и~ ч а ю щ и й с я тем, что, с целью увеличения быстродействия при одно— временном уменьшении потребления энергии, D-вход второго триггера подключен к источнику логической единицы , а R-вход - к прямому выходу первого D-триггера, к D-входу которого подключен инверсный выход третьего D-триггера.