SU1485251A1 - Устройство для контроля управляющей эвм - Google Patents

Устройство для контроля управляющей эвм Download PDF

Info

Publication number
SU1485251A1
SU1485251A1 SU874329296A SU4329296A SU1485251A1 SU 1485251 A1 SU1485251 A1 SU 1485251A1 SU 874329296 A SU874329296 A SU 874329296A SU 4329296 A SU4329296 A SU 4329296A SU 1485251 A1 SU1485251 A1 SU 1485251A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
address
information
counter
Prior art date
Application number
SU874329296A
Other languages
English (en)
Inventor
Yurij P Zhilyaev
Anrik F Gimranov
Sergej M Yakovlev
Aleksandr P Zhilyaev
Original Assignee
Ufimsk Aviatsion Inst
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ufimsk Aviatsion Inst filed Critical Ufimsk Aviatsion Inst
Priority to SU874329296A priority Critical patent/SU1485251A1/ru
Application granted granted Critical
Publication of SU1485251A1 publication Critical patent/SU1485251A1/ru

Links

Landscapes

  • Hardware Redundancy (AREA)

Description

Изобретение относится к вычислительной технике, в частности к проектированию устройств для контроля и защиты от сбоев в управляющих ЭВМ. Целью изобретения является повышение достоверности контроля, уменьшение времени восстановления вычислительного процесса в ЭВМ после сбоя и уменьшение аппаратных затрат. Устройство для контроля управляющей ЭВМ содержит дешифратор 24, пять триггеров 2, 5, 6, 8, 25, два элемента ИЛИ 10, 12, элемент И—НЕ 16, элемент ИЛИ—НЕ 1, два элемента задержки 4, 11, схему 19 сравнения, счетчик 17, шинный формирователь 20, элемент НЕ 13. Для достижения цели в
устройство введены дешифратор 9 адреса перехода, дешифратор 3 структуры команды, счетчик 7, два элемента ИЛИ—НЕ 15, 23, два элемента ИЛИ 21, 22, элемент 18 задержки. Контроль вычислительного процесса на линейных участках программы осуществляется путем сравнения текущей адресной информации на шине адреса контролируемой ЭВМ с содержимым счетчика 17 в момент ввода в процессор контролируемой ЭВМ кода выполняемой команды. Дешифратор 3 структуры команды управляет приращением счетчика 17. При несовпадении текущего адреса с содержимым счетчика 17 в контролируемую ЭВМ выдается сигнал прерывания. Контроль команд перехода выполняется дешифратором 9 адреса перехода, который проверяет на корректность каждый адрес перехода текущей программы. Корректные адреса перехода заносятся в счетчик 17, а некорректные вызывают сигнал прерывания контролируемой ЭВМ. Программа обслуживания прерываний от устройства заносит содержимое счетчика 17 в стек на место содержимого счетчика команд, после чего выполняются выход из прерывания и восстановление вычислительного процесса с листа, предшествовавшего сбою. 8 ил., 2 табл.
1485251
1485251
3
Изобретение относится к вычислительной технике и может быть использовано в системах автоматического управления на базе ЭВМ для контроля выполнения программ на ЭВМ и восстановления вычислительного процесса при сбоях.
Цель изобретения — повышение достоверности контроля, уменьшение времени восстановления вычислительного процесса в ЭВМ после сбоя и уменьшение аппаратных затрат.
На фиг. 1 представлена функциональная схема устройства; на фиг. 2 — пример реализации дешифратора структуры команды; на фиг. 3 — таблица программирования блока постоянной памяти; на фиг. 4 — временная диаграмма работы устройства на линейном участке программы при.отсутствии сбоя в аппаратуре контролируемой ЭВМ; на фиг. 5 — временная диаграмма работы устройства при исполнении команд перехода; на фиг. 6 — временная диаграмма работы устройства в момент фиксации ошибки адреса перехода; на фиг. 7 — временная диаграмма работы устройства при возникновении сбоя; на фиг. 8 — временная диаграмма работы устройства при выходе из прерывания.
Устройство'для контроля управляющей ЭВМ (фиг. 1) содержит первый элемент ИЛИ—НЕ 1, первый триггер 2, дешифратор 3 структуры команды (ДСК), первый элемент 4 задержки, третий триггер 5, второй триггер 6, второй счетчик (СЧ2) 7, четвертый триггер 8, дешифратор 9 адреса перехода (ДАП), второй элемент ИЛИ 10, второй элемент 11 задержки, первый элемент ИЛИ 12, элемент НЕ 13, элемент И 14, второй элемент ИЛИ—НЕ 15, элемент И—НЕ 16, первый счетчик (СЧ1) 17, третий элемент 18 задержки, схему 19 сравнения (СС), шинный формирователь (111Ф) 20, третий элемент ИЛИ 21, четвертый элемент ИЛИ 22, третий элемент ИЛИ—НЕ 23, дешифратор (ДШ) 24, пятый триггер 25, адресный вход 26, шину адреса (ША), информационный вход-выход 27, шину информации (ШИ), вход 28 «Начало команды» (НК), вход 29 «Начальная установка» (НУ), вход 30 «Метки времени» (МВ), вход 31 «Ввод», управляющий выход 32 «Линия запроса прерывания» («Прерыв»),
Дешифратор структуры команды (фиг. 2) содержит 16-разрядную шину информации (ШИ), первый выход 33, второй выход 34, блок 35 постоянной памяти (БПП) и селектор 36.
Таблица программирования БПП (фиг. 3) содержит пример программирования четырех команд: 1 — команды перехода ЛМР @#А, код команды 0001378(00000000010111112); 2 — арифметико-логической однословной
команды ΝΟΡ, код команды 000240« (00000000101 ОООООг); 3 — арифметико-логической двухсловной команды СЬКВ4(=А,
4
код команды 105027а (10001010000101112); 4 — арифметико-логической трехсловной команды АЦО@#А, @+В, код команды 0637.378 (01100111110111112).
На временной диаграмме работы устройства на линейном участке программы при отсутствии сбоя в аппаратуре контролируемой ЭВМ (фиг. 4) введены обозначения: ШИ — информация на шине 27 информации; ША — информация на шине 26 адреса; НК — сигнал начала команды на линии 28 сигнала НК; ТЗ — сигнал с выхода третьего триггера 5; Т4 — сигнал с выхода четвертого триггера 8; МВ — сигналы метки времени на линии МВ 30; СЧ1 — содержимое СЧ1 17; КОП — код операции текущей команды контролируемой ЭВМ; А1з — время задержки третьего элемента 18 задержки.
На временной диаграмме работы устройства при исполнении команды перехода к линейному участку программы (фиг. 5) введены обозначения: ШИ — информация на шине 27 информации; ЩА — информация на шине 26 адреса; НК — сигнал начала команды на линии 28 сигнала НК; Т1 — сигнал с выхода первого триггера 2; Т2 — сигнал с выхода второго триггера 6; СЧ1 — содержимое СЧ1 17; КОП — код операции текущей команды контролируемой ЭВМ; А1з — время задержки третьего элемента 18 задержки; АТ2 ’ — время задержки второго элемента 11 задержки; Δίι — время задержки первого элемента 4 задержки.
На временной диаграмме работы устройства в момент фиксации ошибки адреса перехода в программе (фиг. 6) введены обозначения: ШИ — информация на шине 27 информации; ША — информация на шине 26 адреса; НК — сигнал начала команды на линии 28 сигнала НК; СЧ1 — содержимое СЧ1 17; «Прерыв» — сигнал прерывания на линии 32; КОП — код операции.
На временной диаграмме работы устройства при возникновении сбоя в аппаратуре контролируемой ЭВМ (фиг. 7) введены обозначения: ШИ — информация на шине 27 информации; ША — информация на шине
26 адреса; НК — сигнал начала команды на линии 28 сигнала НК; СЧ1 — содержимое СЧ1 17; «Прерыв» — сигнал прерывания на линии 32; КОП — код операции; А1з — время задержки третьего элемента 18 задержки.
На временной диаграмме работы устройства при выходе из прерывания и возвращении к выполнению основной программы контролируемой ЭВМ (фиг. 8) введены обозначения; ШИ — информация на шине
27 индикации; ША — информация на шине 26 адреса; НК — сигнал начала команды на линии 28 сигнала НК; «Ввод» — сигнал ввода информации в процессор контроли1485251
руемой ЭВМ на линии 31 сигнала «Ввод»; СЧ1 — содержимое СЧ1 17; «Прерыв» — сигнал прерывания на линии 32, КОП — код выполняемой операции.
Блок 35 постоянной памяти представляет собой 8-разрядное постоянное запоминающее устройство, адресные входы которого подключены к первым четырнадцати разрядам информационного входа 27 устройства, селектор 36 подключает к выходам 33 и 34 дешифратора 3 структуры команды два выхода блока 35 постоянной памяти из восьми (Ор—7р) в соответствии с табл. 1, управляющими входами селектора 36 являются разряды 14 и 15 информационного входа 27 устройства.
ДСК 3 разбивает систему команд семейства ЭВМ типа «Электроника—60» на четыре группы: группа команд перехода, группа однословных команд, группа двухсловных команд, группа трехсловных команд.
Комбинация сигналов на выходах 33 и 34 ДСК 3 и соответствующие им группы команд приведены в табл. 2.
БПП 35 может быть выполнен на микросхемах 556РТ16 и программируется в соответствии с табл. 1 и 2.
Предлагаемое устройство сопрягается с контролируемой ЭВМ следующим образом.
Адресный вход 26 устройства подключается к шине адреса (ША) ЭВМ, информационный вход-выход 27 устройства подключается к шине информации (ШИ) ЭВМ, первый управляющий вход 28 устройства подключается к линии сигнала НК ЭВМ, сигнал НК вырабатывается процессором ЭВМ на время ввода лишь кода выполняемой операции в процессор ЭВМ, активным уровнем сигнала НК является логический «О», третий управляющий вход 30 устройства подключается к линии МВ блока синхронизации ЭВМ, четвертый управляющий вход 31 устройства подключается к линии сигнала «Ввод ЭВМ», сигнал «Ввод» вырабатывается на время ввода информации в процессор ЭВМ, активный уровень сигнала «Ввод — «0», управляющий выход 35 устройства подключается к линии сигнала прерывания («Прерыв») ЭВМ, активный уровень сигнала «Прерыв» — «0», на второй управляющий вход 29 устройства при включении питания подается сигнал начальной установки, активный уровень сигнала НУ — «1», сигнал НУ обнуляет первый 17 и второй 7 счетчики и через второй элемент ИЛИ 10 сбрасывает первый 2 и второй 6 триггеры, через третий элемент ИЛИ 21 — пятый триггер 25. После обнуления второго счетчика 7 на выходе первого элемента ИЛИ 12 устанавливается уровень «О», а на выходе элемента НЕ 13 — «1», последний сигнал с выхода элемента НЕ 13 сбрасывает третий 5 и четвертый 8 триггеры. Таким образом устройство приводится в исходное состояние.
Основная идея работы устройства контроля ЭВМ заключается в следующем. Контроль вычислительного процесса на линейных участках программы осуществляется за счет сравнения текущей адресной информации на ША 26 с содержимым первого счетчика (СЧ1) 17 в моменты появления сигнала НК, т.е. в момент ввода в процессор ЭВМ кода выполняемой команды. Текущий код команды одновременно анализируется ДСК 3, на выходах которого появляется код, соответствующий одной из группы команд, к которой относится вводимая команда. В соответствии с этим наращивается содержимое СЧ 17. Контроль в момент перехода в очередному линейному участку программы осуществляется дешифратором 9 адреса перехода (ДАП), представляющим собой одноразрядное постоянное запоминающее устройство, в которое занесен список адресов перехода конкретной программы. При попадании адреса перехода с ША 26 в список адресов перехода осуществляется запись текущего адреса перехода в СЧ1 17. Таким образом СЧ1 17 представляет собой модель программного счетчика (счетчика команд) процессора контролируемой ЭВМ.
Контроль вычислительного процесса в предлагаемом устройстве осуществляется при выполнении каждой отдельной команды, включая команды перехода. Если в результате сбоя исказится вычислительный процесс в ЭВМ, то устройство фиксирует факт сбоя и вырабатывает сигнал прерывания, который препятствует дальнейшему выполнению рабочей программы. Программа обработки прерывания осуществляет запись содержимого СЧ1 17 на место содержимого счетчика команд, находящегося в стеке, затем происходит выход из прерывания и продолжение рабочей программы с выполнения предшествующей сбою команды. Таким образом восстанавливается вычислительный процесс после сбоя.
Время между возникновением сбоя и его фиксацией не превышает времени выполнения одной команды, а восстановление вычислительного процесса осуществляется повторным выполнением не всего линейного участка, при прохождении которого произошел сбой, а повторным выполнением одной команды.
Рассмотрим на примере выполнения ί-й двухслойной команды (фиг. 4) механизм сравнения адресов с Ш А 26 и СЧ 1 17 и наращивание СЧ1 17.
После выполнения (М)-й команды процессор ЭВМ передает по 111И 27 адрес ячейки памяти, в которой хранится код операции ί-й команды (КОП,), после выставления этого адреса на ША 27 процессор ЭВМ вырабатывает сигнал НК, передаваемый по линии 28 сигнала НК· КОП, посту1485251
пает на вход ДСК 3, на выходе которого появляется код группы двухсловных команд (1 0). Этот код по фронту «1»/«0» сигнала НК, задержанного первым элементом 4 задержки на время Δίι, записывается в СЧ2 7. Сигнал НК задерживается вторым элементом 4 задержки на время срабатывания ДСК 3. После записи кода в СЧ2, код появляется на его выходах и на выходе первого элемента ИЛИ устанавливается уровень «1», этот сигнал поступает на первый вход эле-, мента И—НЕ 16. По сигналу НК, задержанному третьим элементом 18 задержки, осуществляется сравнение содержимого СЧ1 и адресной информации с ША 26.
По фронту «0»/«1» сигнала НК устанавливается в единичное состояние третий триггер 5, с прямого выхода которого единичный сигнал поступает на информационный вход четвертого триггера 8. После этого по фронту «1»/«0» импульса МВ с линии 30 устанавливается в единичное состояние четвертый триггер 8, с прямого выхода которого единичный сигнал поступает на второй вход элемента И—НЕ 16, тем самым открывая его для прохождения меток времени. Четвертый триггер 8 необходим для «привязки» сигнала НК к меткам времени. Инвертированные МВ с выхода элемента И—НЕ 16 поступают на счетный вход СЧ1 17 и на вычитающий вход СЧ2 7. После второго импульса МВ СЧ2 7 обнулится, так как в него первоначально был записан код (1 0). На выходе первого элемента ИЛИ 12 в этом случае установится уровень «0», этот сигнал по первому входу элемента И—НЕ 16 запретит прохождение МВ и через элемент НЕ 13 сбросит третий 5 и четвертый 8 триггеры. Таким образом, содержимое СЧ1 17 увеличилось на два, т.е. теперь в СЧ1 1.7 находится адрес КОП.
Частота МВ выбирается так, чтобы к моменту ввода в процессор контролируемой ЭВМ кода операции текущей команды СЧ1 17 уже успел нарастить свое значение и содержал бы адрес КОП следующей команды.
Рассмотрим выполнение команды перехода (фиг. 5). При появлении на ШИ 27 кода операции перехода (КОПп) на выходе ДСК 3 появляется код (0 0), соответствующий группе команд перехода. С задержкой на время Δίι этот код записывается в ОЧ2 7 и на выходе первого элемента ИЛИ—НЕ 1 появляется уровень «1», так как на всех его входах в этот момент времени нулевые сигналы. Сигналом с выхода первого элемента ИЛИ—НЕ 1 устанавливается в единичное состояние первый триггер 2 и на информационном входе второго триггера 6 устанавливается уровень «1», с задержкой сигнала НК на время ΔΗ осуществляется сравнение содержимого СЧ1 17 и адреса КОПп. После выполнения команды перехода процессор ЭВМ передает по ШИ 27 адрес начала /-го линейного участка (адрес КОП,), затем этот адрес выставляется на ША 26, с которой попадает на вход ДАП 9. В случае соответствия выставленного адреса перехода списку адресов перехода конкретной программы ЭВМ на выходе ДАП 9 появляется единичный сигнал, в противном случае — нулевой. Процессор ЭВМ на время ввода КОП, вырабатывает сигнал НК, по фронту «1»/«0» этого сигнала в единичное состояние устанавливается второй триггер 6, на информационном входе которого установлена «1» с прямого выхода первого триггера 2. Единичный сигнал с выхода второго триггера 6 поступает на первый вход элемента И 14, на второй вход которого в случае правильного перехода к началу /-го линейного участка с выхода ДАП 9 также поступает единичный сигнал. По фронту «0»/«1» сигнала с выхода элемента И 14 в СЧГ 17 записывается адрес КОП. Сигнал НК с задержкой ΔΙ3 на время записи адреса перехода с СЧ1 17 открывает схему сравнения.
Единичный сигнал с прямого выхода второго триггера 6, задержанный на время Δ12 вторым элементом 11 задержки, через второй элемент ИЛИ сбрасывает первый 2 и второй 6 триггеры.
В случае непопадания адреса, выставляемого процессором ЭВМ после выполнения команды перехода, в список разрешенных адресов перехода конкретной программы, что может произойти в результате сбоя, с выхода ДАП 9 на первый вход второго элемента ИЛИ—НЕ 15 поступает нулевой сигнал. После установки в единичное состояние второго триггера 6 с его инверсного выхода на второй вход второго элемента ИЛИ—НЕ 15 поступает нулевой сигнал. На выходе второго элемента ИЛИ—НЕ 15 появится уровень «1», этот сигнал через четвертый элемент ИЛИ 22 по фронту «0»/«1» установит в единичное состояние пятый триггер 25, с инверсного выхода которого сформируется сигнал прерывания (фиг. 6). При этом записи в СЧ1 17 не произойдет, так как нулевым сигналом с выхода ДАП 9 по первому входу закроется элемент И 14 и с его выхода сигнал записи в СЧ1 17 не сформируется. Во время обработки прерывания рабочей программы содержимое СЧ1 17 (в данном случае адрес КОП) программно пересылается в стек на место содержимого счетчика команд процессора, затем происходит выход из прерывания и возвращение к выполнению рабочей программы.
Во время выполнения линейного участка программы в результате сбоя может исказиться адресная информация на ШИ 26. На такого рода искажение хода вычислительного процесса реагирует схема 19 сравнения. Например, вместо адреса КОПт на
1485251
10
ША 26 появляется адрес какой-либо другой ячейки памяти (фиг. 7). Процессор ЭВМ вырабатывает сигнал НК. По этому сигналу, задержанному на время А1з, схема срайнения выдает единичный сигнал, который через четвертый элемент ИЛИ 22 устанавливает в единичное состояние пятый триггер 25. Формируется сигнал прерывания «Прерыв», который поступает по линии 32 и вызывает прерывание контролируемой ЭВМ. При этом в стек ЭВМ заносится сначала содержимое счетчика команд процессора, затем слово состояния процессора ЭВМ. В счетчик команд загружается адрес начала программы обработки прерывания, которая состоит из команд пересылки КОПт из СЧ1 17 в стек на место содержимого счетчика команд и выхода из прерывания:
МОУ 5Т,+2(5Р), 5Т — адрес счетчика
СЧ1 17
ΚΤΙ > , 5Р — ' указатель стека
Единичный сигн&л с прямого выхода пятого триггера 25 блокирует СЧ1 17 во время прерывания для того, чтобы сохранить неизменным его содержимое (в данном случае адрес КОП,„).
Для того, чтобы извлечь содержимое СЧ1 17, процессор ЭВМ по ШИ 27 программно передает адрес СЧ1 17, в котором находится адрес КОПт. После появления адреса СЧ1 17 на ША 26 (фиг. 8) он распознается дешифратором 24 и на выходе последнего появляется сигнал «0», который поступает на первый вход третьего элемента ИЛИ—НЕ 23. При появлении сигнала ВВОД на линии 31, который поступает на второй вход третьего элемента ИЛИ—НЕ 23, на его выходе появляется сигнал «1», который открывает шинный формирователь 20 для подключения информационного выхода СЧ1 17 на ШИ 27. Одновременно этот сигнал через третий элемент ИЛИ 21 сбрасывает пятый триггер 25, т.е. сигнал «Прерыв» снимается. Процессор ЭВМ выходит из прерывания и управление передается по адресу КОПт, т.е. повторно выполняется т-я команда.
Таким образом устройство позволяет распознать сбой в аппаратуре контролируемой ЭВМ и восстановить вычислительный процесс путем фиксации факта сбоя и повторного выполнения предшествующей сбою команды.

Claims (1)

  1. Формула изобретения
    Устройство для контроля управляющей ЭВМ, содержащее дешифратор, пять триггеров, два элемента ИЛИ, элемент И, элемент И—НЕ, первый элемент ИЛИ—НЕ, два элемента задержки, схему сравнения, первый счетчик, шинный формирователь, элемент НЕ, причем вход дешифратора подключен к входу адреса устройства для подключения к шине адреса контролируемой
    ЭВМ, информационный выход первого счетчика соединен с информационным входом шинного формирователя, выход которого соединен с информационным выходом устройства для подключения к шине информации контролируемой ЭВМ, отличающееся тем, что, с целью повышения достоверности контроля, уменьшения времени восстановления вычислительного процесса в контролируемой ЭВМ после сбоя и умень- ) шения аппаратных затрат, в него введены дешифратор адреса перехода, дешифратор структуры команды, второй счетчик, два элемента ИЛИ—НЕ, два элемента ИЛИ, третий элемент задержки, причем информационный вход первого счетчика, первый информационный вход схемы сравнения подключены к входу адреса устройства для подключения к шине адреса контролируемой ЭВМ, информационный выход первого счетчика соединен с вторым информационным входом схемы сравнения, выход первого элемента задержки соединен с первым входом первого элемента ИЛИ—НЕ и синхровходом второго счетчика, информационные входы которого и второй и третий входы первого элемента ИЛИ—НЕ соединены с выходами дешифратора структуры команды, вход которого подключен к информационному входу устройства для подключения к шине информации контролируемой ЭВМ, выход первого элемента ИЛИ—НЕ соединен с единичным входом первого триггера, выход которого соединен с информационным входом второго триггера, прямой выход которого соединен с входом второго элемента задержки и первым входом элемента И, второй вход которого и первый вход второго элемента ИЛИ—НЕ соединены с выходом дешифратора адреса перехода, информационный вход которого подключен к входу адреса устройства для подключения к шине адреса контролируемой ЭВМ, выход элемента И соединен с синхровходом первого счетчика, первый и второй информационные выходы второго счетчика соединены соответственно с первым и вторым входами первого элемента ИЛИ, выход которого соединен с первым входом элемента И—НЕ и входом элемента НЕ, выход которого соединен с нулевыми входами третьего и четвертого триггеров, информационный вход третьего триггера подключен к шине единичного потенциала устройства, выход третьего триггера соединен с информационным входом четвертого триггера, выход которого соединен с вторым входом элемента И—НЕ, третий вход которого и синхровход четвертого триггера подключены к входу «Метки времени» устройства для подключения к выходу «Синхронизация» контролируемой ЭВМ, выход элемента И—НЕ соединен со счетным входом первого счетчика и вычитающим входом второго счетчика, входы сброса ко1485251
    11
    12
    торых и первый вход второго элемента ИЛИ, первый вход третьего элемента ИЛИ объединены для подключения к входу «Начальная установка» устройства для подключения к выходу «Начальная установка» контролируемой ЭВМ, второй вход второго элемента ИЛИ соединен с выходом второго элемента задержки, выход второго элемента ИЛИ соединен с нулевыми входами первого и второго триггеров, входы синхронизации второго и третьего триггеров, входы первого и третьего элементов задержки подключены к входу «Начало команды» устройства для подключения к выходу «Начало команды» контролируемой ЭВМ, инверсный выход второго триггера соединен с вторым входом второго элемента ИЛИ—НЕ, выход которого соединен с первым входом четвертого элемента ИЛИ, второй вход которого соединен с выходом схемы сравнения, синхровход которой соединен с выходом третьего элемента задержки, выход четвертого элемента ИЛИ соединен с синхровходом пятого триггера, информационный вход которого подключен к шине единичного потенциала устройства, прямой выход пятого триггера соединен с входом блокировки
    10
    первого счетчика, инверсный выход пятого триггера является выходом неисправности устройства для подключения к входу запроса прерывания контролируемой ЭВМ, выход дешифратора соединен с первым входом третьего элемента ИЛИ—НЕ, второй вход которого подключен к входу «Ввод» устройства для подключения к выходу «Ввод» контролируемой ЭВМ, выход третьего элемента ИЛИ—НЕ соединен с управляющим входом шинного формирователя и вторым входом третьего элемента ИЛИ, выход которого соединен с нулевым входом пятого триггера.
    15
    20
    Таблица 1
    Уровни сигналов на Выходы ДСК 3 ШИ15 ШИН 34 33 0 0 Ор 0 1 Зр 1 0 1 1 Т а блиц а 2
    Уровни сигналов на выходах
    34
    33
    Группа команд
    О
    0
    1
    1
    о
    1
    о
    1
    Команды переходов Арифметико-логические Арифметико-логические Арифметико-логические
    однословные команды двухсловные команды трехсловные команды
    №7
    1485251
    Ν·(ί· η)η Управляю щие Входы селектора. 36 Адрес ячейки БПП 35 Содержимое ячейки БПП 35 ШИ 15 ШИ 14 ШИ13 ШИ12 ШИ11 ШИЮ ши шив ши? ши б ши 5 ши 4 шиз ШИ2 ШИ1 ШИО 7р бр 4р Зр 2р 1р Ор I 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 0 0 0 1 & 0 0 2 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 1 0 1 3 1 0 0 0 1 0 1 0 0 0 0 1 0 1 1 1 1 0 , 0 1 0 1 0 4 0 1 1 0 0 1 1 1 1 1 0 1 1 Ί 1 1 1 1 1 1 1 1 1 1
    фиг.З
    ши ~*\Адрес)(*\ нот Χ*ΥАдрес Х^Дс/мы^Т&АдресХ*"
    ША * Ά Адрес ΚΟΡέ Адрес данных Уу^Адрес Κ0Πΐ+ί
    НК
    ТЗ
    74
    не
    ΣΚτϋϋϋϋ^Ληιυυυκ
    ГУ/ Адрес нот ζζχζχ: Адрес кори1
    Фи г А
    ши 'Т^Адрес^Т\нопп '^'^АдресУй^коп] Х7
    ША ΖΞΧΞ Адрес ком 3©С Адрес КОП] ΣΖΞ.
    фи г. 5
    1485251
    ши Адрес УТУ^анмые ША х X Адрес дойных НК к_
    гу/ Адрес копл \
    "Прер^Г· \—
    фи г, 6
    ши ту Х7^ж^(Т~
    ША χ \искоженный сдрсс/^Т
    НК -' р- ГУ/ Адрес КОЛт к "Пг>еоы&"
    ФигЛ
    ШИ ~Т\АдресХ*\йя/3ХУУАОрес^ЛУ,кол/пУЛк
    ША * У Адрес ст ~~УЛЛУ~Адрес ксРт
SU874329296A 1987-11-19 1987-11-19 Устройство для контроля управляющей эвм SU1485251A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU874329296A SU1485251A1 (ru) 1987-11-19 1987-11-19 Устройство для контроля управляющей эвм

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU874329296A SU1485251A1 (ru) 1987-11-19 1987-11-19 Устройство для контроля управляющей эвм

Publications (1)

Publication Number Publication Date
SU1485251A1 true SU1485251A1 (ru) 1989-06-07

Family

ID=21336732

Family Applications (1)

Application Number Title Priority Date Filing Date
SU874329296A SU1485251A1 (ru) 1987-11-19 1987-11-19 Устройство для контроля управляющей эвм

Country Status (1)

Country Link
SU (1) SU1485251A1 (ru)

Similar Documents

Publication Publication Date Title
EP0173515B1 (en) Error recovery system in a data processor having a control storage
EP0260584B1 (en) Fault tolerant computer achitecture
DE3686901T2 (de) Auf hohem systemniveau selbstpruefendes intelligentes e/a-steuergeraet.
US4905196A (en) Method and storage device for saving the computer status during interrupt
EP0811916A2 (en) Mesh interconnected array in a fault-tolerant computer system
JPH02202638A (ja) 多重プロセッサを備えたフォールトトレラントなコンピュータシステム
US4701846A (en) Computer system capable of interruption using special protection code for write interruption region of memory device
JPH01152543A (ja) 欠陥分離及び修理機能を有する耐欠陥コンピュータシステム
KR920001100B1 (ko) 논리연산장치
US20040205384A1 (en) Computer system and memory control method thereof
SU1485251A1 (ru) Устройство для контроля управляющей эвм
US5327362A (en) System for detecting a runaway of a microcomputer
JPS62242258A (ja) 記憶装置
SU1605239A1 (ru) Устройство дл контрол микропроцессорной системы
US5182754A (en) Microprocessor having improved functional redundancy monitor mode arrangement
SU1137539A2 (ru) Устройство дл контрол блока пам ти
JP2614677B2 (ja) 記憶装置への書き込み制御方式
RU2062512C1 (ru) Запоминающее устройство с обнаружением ошибок и коррекцией одиночной ошибки
SU1383371A1 (ru) Устройство дл контрол выполнени программ на эвм
SU1619280A1 (ru) Устройство дл контрол управл ющей ЭВМ
JPS5862900A (ja) メモリの単一ビツトエラ−処理方式
JPH08166891A (ja) フォールトトレラントコンピュータシステム
JPH05143478A (ja) 不揮発性メモリ内容保護装置
JPH0527994A (ja) デイジタル機器の誤出力防止方法
JPS63155330A (ja) マイクロプログラム制御装置