SU1481753A1

SU1481753A1 - Устройство дл вычислени квадратного корн

Info

Publication number: SU1481753A1
Application number: SU874349128A
Authority: SU
Inventors: Валерий Иванович Жабин; Владимир Николаевич Дорожкин; Григорий Владимирович Гончаренко
Original assignee: Киевский Политехнический Институт Им.50-Летия Великой Октябрьской Социалистической Революции
Priority date: 1987-10-26
Filing date: 1987-10-26
Publication date: 1989-05-23

Abstract

Изобретение относитс к вычислительной технике и может примен тьс в системах автоматического управлени , измерени и контрол . Целью изобретени вл етс обеспечение контрол устройства дл вычислени квадратного корн . Поставленна цель достигаетс тем, что в состав устройства, содержащего коммутатор 2, накапливающий сумматор 3 и блок управлени 4, введены сдвигающий регистр 5, триггер 6, элементы И 7,8 и ИЛИ 9. 2 ил.

Description

S

(Л

4

00

СЛ

со

Изобретение относитс к области вычислительной техники и может быть использовано в цифровых вычислительных машинах и устройствах.

Цель изобретени - обеспечение функ- ционального контрол устройства.

На фиг. 1 представлена структурна схема устройства дл вычислени квадратного корн ; на фиг. 2 - блок управлени .

Устройство содержит реверсивный счетчик 1, коммутатор 2, накапливающий сумматор 3, блок 4 управлени , регистр 5 сдвига , D-триггер 6, элементы И 7 и 8, элемент ИЛИ 9, первый 10 второй 11 информационные входы, синхровходы 12-14, выход 15 результата, выход 16 ошибки, элемент ИЛИ 17,-D-триггер 18, элементы И 19 и 20, элемент ИЛИ 21, элемент 22 задержки.

Устройство может быть реализовано на микросхемах серии К155.

Устройство дл вычислени квадратного корн функционирует в избыточной двоичной системе счислени с цифрами 1,0,- 1. Дл получени очередной г-й цифры результата Z -|--VX при используютс

формулы

N{ 2 RtM + I Xt 5

R Nt-ZZt-rZi-ZJ- 2Д;

( 1 , если N ZL-, ; , если ZL z+2 l U-l}-Z;L-, ;

1-1,если NIL -Z(4 +2 ,

где А, - очередна цифра операнда; R, - остаток, формируемый в ;-м шаге; N, -промежуточна переменна ; Z, - очередна цифра результата; Z, - результат , содержащий / старших разр дов. При этом ( ,...,, а начальными вл ютс значени , .

Использование приведенного алгоритма в избыточной знакоразр дной системе счислени налагает ограничени на форму результата. Чередование цифр результата выполн етс по строгим правилам. За по- ложительной цифрой 1 может следовать цифра -1 и наоборот. При этом между ними находитс любое число нулей. Однако между одинаковыми зиачащами (отличными от нул ) цифрами не может быть меннее одного нул . Например, резуль- тат может иметь вид 10101101 и не может быть получен в форме 11011111, если устройство функционирует правильно.

Устройство работает следующим образом.

В исходном состо нии в сумматоре 3 и счетчике 1 записаны нули, в сдвигаю- щем регистре 5 записаны все нули, кроме младшего разр да, где записана единица .

0

5

5 л

5 0

5

0

В первом такте каждого 1-го цикла вычислени (,2,..., n+1) цифра операнда, имеюща вес и принимающа значение из множества (-1,0,1), прибавл етс в г-й разр д сумматора 3 путем выдачи пр мого (при Х, ) или обратного кода (при Х, - 1) со сдвигающего регистра 5. На вход переноса в младший разр д сумматора 3 подключен вход 10 устройства. Затем в младший разр д счетчика 1 прибавл етс единица, если в знаковом разр де сумматора 3 записан нуль, или вычитаетс единица, если в знаковом разр де сумматора 3 записана единица. Знаковым разр дом сумматора 3 в i-м такте считаетс старший разр д. Во втором такте по сигналу блока 4 управлени из сумматора 3 вычитаетс содержимое счетчика 1, если в знаковом разр де сумматора 3 записан нуль, или к сумматору 3 прибавл етс содержимое счетчика 1, если в знаковом разр де сумматора 3 записана единица.

При этом блок 4 управлени формирует и выдает на выход 15 цифру результата, имеющую вес . Эта цифра равна нулю , если содержимое знакового разр да сумматора 3 не совпадает с его предыдущим значением, единице, если в знаковом разр де сумматора 3 до и после сложени был записан нуль, -1, если в знаковом разр де сумматора 3 до и после сложени была записана единица. Одновременно происходит проверка правильности следовани цифр результата. Цепочка элементов D-триггер 6, элемент И 7 обнаруживает по вление комбинаций цифр результата 11, а цепочка D-триггер 6, элемент И 8 - по вление комбинации 11; в случае по влени одной из этих комбинаций на выходе ИЛИ 9 по витс сигнал ошибки.

В третьем такте по тем же правилам осуществл етс сложение или вычитание кодов сумматора 3 и счетчика 1. Затем в младший разр д счетчика 1 прибавл етс или вычитаетс единица. Цикл заканчиваетс сигналом на входе 14;/по которому выполн етс сдвиг на два разр да влево содержимого сумматора 3, сдвиг на один разр д влево содержимого сдвигающего регистра 5, счетчика 1,

Дл получени п-разр дного результата необходимо выполнить циклов вычислений .

В таблице, где через X, и Z, обозначены цифры аргумента X и результата Z, имеющего вес , приведен пример вычисл е- ни квадратного корн из числа ,11011Т 0,110001. При этом получен результат Z 1,011000 0,110000.

В устройстве дл вычислени квадратного корн происходит обнаружение константных неисправностей («1 или «О) в любом блоке, участвующем в формировании цифр результата. Отказы в схеме контрол и схеме управлени также будут зафиксированы, так как нарушитс разрешенный пор док следовани цифр результата.,

Предположим, что в i-м разр де сумма- тора произошел константный отказ по «1. Если , тогда в /г-м такте при

е -1-2- ; - l + Значит 2, , l, 2;,

По вление Zfc+i l; Z/;+2 l вызовет сигнал ошибки.

Аналогично доказываетс возможность обнаружени константного отказа по «О в любом из 1-х разр дов, где . Возник- новение константного отказа по «О или «1 в любом блоке приводит к упом нутым ситуаци м.

Claims

Формула изобретени

Устройство дл вычислени квадратного корн , содержащее накапливающий сумматор, реверсивный счетчик, блок управлени и коммутатор, информационный вход и выход которого соединены с выходом реверсивного счетчика и входами накапливающего сумматора соответственно, отличающеес тем, что, с целью обеспечени функционального контрол , в него введены ре- систр сдвига, D-триггер, элементы И, ИЛИ, причем информационные входы накапливаю- щего сумматора соединены с выходами регистра сдвига, первый и второй управл ю5

Q

5

0

5 0

щие входы которого подключены соответственно к первому и второму информационным входам устройства, выход старшего разр да накапливающего сумматора соединен с входом анализа знака блока управлени , с первыми входами первого и второго элементов И и управл ющим входом коммутатора, вход записи блока управлени соединен с первым синхровходом устройства , второй синхровход которого подключен к одноименному входу D-триггера и первому входу формировани сдвига блока управлени , второй вход формировани сдвига которого соединен с третьим синхровходом устройства и одноименным входом регистра сдвига, первый выход блока управлени соединен с управл ющим входом реверсивного счетчика, второй выход - с входами управлени сдвигом реверсивного счетчика и накапливающего сумматора, третий выход - с D-входом D-триггера, с вторыми входами первого и второго элементов И и вл етс выходом результата устройства, выход ошибки которого вл етс выходом элемента ИЛИ, первый и второй входы которого подключены к выходам соответственно первого и второго элементов И, третьи входы которых соединены соответственно с пр мым и инверсным выходами D-триггера, четвертый выход блока управлени соединен с входом выполнени операции накапливающего сумматора , вход переноса в младший разр д которого соединен с первым информационным входом устройства.

12

ОтЗ

к 3-му