SU1462345A1

SU1462345A1 - Устройство дл исследовани графов

Info

Publication number: SU1462345A1
Application number: SU874198384A
Authority: SU
Inventors: Григорий Олегович Крылов; Анатолий Николаевич Романов; Олег Анатольевич Славин
Original assignee: Московский Институт Радиотехники,Электроники И Автоматики
Priority date: 1987-02-23
Filing date: 1987-02-23
Publication date: 1989-02-28

Abstract

Изобретение относитс к автоматике и вычислительной технике и может бъггь использовано дл целераспределени , дл исследовани графов. Цель изобретени состоит в повьшении быстродействи устройства. Поставленна цель достигаетс путем исключени потерь времени на запись элементов опорного решени во внешние блоки пам ти и потерь времени на обращение к внешним операционным устройствам дл осуществлени ариф- мет1гческих операций, что обеспечиваетс введением третьего блока 3 пам ти, блока 4 вычитани , первого 5 и второго 6 вычитающих счетчиков, первого 7 и второго 8 компараторов, второго элемента И 11, второго элемента ИЛИ 13, четвертого 17, п того 18, шестого 19, седьмого 20 и восьмого 21 элементов задержки.6 ил. (/)

Description

ИНф вХОд

61

Адресный 8ход

Гр.инф. бхадов f59i

{

1«

ин(р-6код

фи.:2

CuHxp.ixod JQ5

т

Адресн. 8 ход /08

Адресный Sxod юа

Синхр. txod Ш7

Ин1р. dxoS

т

Ннф. 8мд Н/

9)1нф.9аЛ

фиг.З

rp.ufftp.frofof еЛ2

Фие.

ftHO. tXQS

т

HHip.ixod f230

CuHxp ixoff

no

Фиг. 5

Синхр.блод

L/3l

tfHip. 8ы1(9д 135

Инф, «fJ3

Инф. hiMo8 73«

Claims

Формула изобретения

Устройство для исследования графов·, содержащее первый блок памяти, первый синхронизирующий вход которого является синхронизирующим входом устройства, информационные входы группы первого блока памяти являются первой группой информационных входов устройства, второй блок памяти,. первый синхронизирующий вход которого соединен с синхронизирующим входом устройства, информационные входы группы второго блока памяти являются второй группой информационных входов устройства, первый элемент задержки, вход которого подключен к синхронизирующему входу устройства, первый элемент ИЛИ, первый вход которого соединен с выходом первого элемента задержки, второй элемент задержки, выход которого подключен к второму входу первого элемента ИЛИ, третий элемент задержки, вход которого соединен с выходом первого элемента ИЛИ, первый элемент И, первый вход которого подключен к выходу третьего элемента задержки, а выход соединен с входом второго элемента задержки, с вторым синхронизирующим входом первого блока памяти и с вторым синхронизирующим входом второго блока памяти, триггер, вход установки в 1 которого подключен к синхроНизиру- ющему входу устройства, а выход соединен с вторым входом первого элемента И, отличающееся тем, что, с целью повышения быстродействия, оно содержит с четвертого по восьмой элементы задержки, первый и второй компараторы, вторые элементы И и ИЛИ, первый и второй вычитающие счетчики, блок вычитания, третий блок памяти, причем вход четвертого элемента задержки соединен с выходом первого элемента И, синхронизирующие входы первого и второго компараторов соединены с выходом четвертого элемента задержки, первые информационные входы первого и второго компараторов являются первым информационным входом устройства, первый и второй входы второго элемента ИЛИ соединены соответственно с выходом первого и второго компараторов, первый и второй входы второго элемента И соединены соответственно с выходами первого и второго элементов ИЛИ, а выход соединен с входом установки в 0 триггера и является синхронизирующим выходом устройства, выходы первого и второго вычитающих счетчиков соединены соот-ветственно с вторыми информационными входами первого и второго компараторов, информационные входы первого и второго вычитающих счетчиков являют- . ся соответственно вторым и третьим информационными входами устройства, выход первого вычитающего счетчика соединен с адресным входом первого и первым адресным входом третьего блоков памяти, синхронизирующие входы первого и второго вычитающих счетчиков соединены с синхронизирующим входом устройства, выход второго вычитающего счетчика соединен с адресным входом второго и вторым адресным входом третьего блоков памяти, выход первого элемента И соединен через пятый Элемент задержки с синхронизирующим входом блока вычитания, выходы первого и второго блоков памяти соединены соответственно с первым и вторым информационными входами блока вычитания, первый и второй синхронизирующие выходы которого соединены с третьими синхронизирующими входами соответственно первого и второго блоков памяти, вы;ход первого элемента И соединен через шестой элемент задержки с первым синхронизирующим входом третьего блока памяти, второй синхронизирующий вход которого соединен с синхро$ низирующим входом устройства, первый, второй и третий информацйонные выходы блока вычитания соединены с первыми информационными входами соответственно первого, второго и тре10 тьего блоков памяти, второй информационный вход третьего блока памяти является четвертым информационным входом устройства, а информационные выходы групп третьего блока памяти 15 являются группой информационных выходов устройства, второй и первый синхронизирующие выходы блока вычитания соединены соответственно через седьмой и восьмой элементы задержки 20 с вычитающими входами первого и вто-.' рого вычитающих счетчиков.