SU1439581A1 - Устройство дл умножени двух @ -разр дных чисел - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано в быстродействующих устройствах цифровой обработки сигналов асинхронного типа. Цель изобрете- ни  - повышение быстродействи  Дл  этого в устройство дл  умножени , содержащее матрицу из элементов И 1, блок 2 элементов ШШ, регистр 3 мно- ж1-1тел , регистр 4 множимого, накапливающий сумматор 5, блок 6 последовательного опроса значащих разр дов сомножител , блок 10 сравнешш кодов, блок 11 ситскроршзации, элементы И 12, 13 и элемент ИЛИ 14, введены блок 7 последовательного опроса значащих разр дов сомножител  и входные коммутаторы 8, 9 с соответствующими cв з    : о 6 ил „

Description

/f .S JS JS

l/fl i/g j,

FHHr-4

СЛ

vi

rtOiV,

rt

CO

x

СЛ

oo

V /# / //«t/

Изобретение относитс  к вьмисли- тельной технв:ке и может быть использовано в быстродействующих устрой ствах цифровой обработки сигналов

асинхронного типа дл  получени  произведени  двух двоичных чисел, пред- ставленщ ш параллельным кодом „

изобретени   вл етс  повышение быстродействи 

На фиг о 1 изображена схема устрой ства дл  умнолсени  двух п-разр дных чисетт (дл  п 4)| на фиг о 2 схема первого (второго) блока последовательного опроса значащих разр дов сомно ситеп  на фиг,, 3 - схема первого (второго) входного коммутатора| на фиг о 4 - схема блока сравнени  кодов на фиг о 5 - структз/рна  схема блока синхрошгзац ш| на фиг б -

временные диаграммы управл юугих сит- налов блока склх1эонизации (а - на входе блока синхронизагщг-ц б, в, rj, д - соответственно на первом, втором , третьем и четвертом выходах блока синхронизации5 е на выходе Конец устройствао

Устройство дл  умнолсени  двух гт-разр дных чисел (фиг о 1) содержит матрицу из п2 элементов И 1, (2п-3)-- разр дньй блок 2 элементов ИЛИ, п разр днь й регистр 3 множител j п-разр днь  регистр 4 множимого, :(2п-1)-разр дный накагшивакщий сумматор 5э первый блок 6 последовательного опроса значащих разр дов сомножител , второй блок 7 последовательного опроса значащих разр дов со- мно дател , первьй входной коммутатор 8, второй входной коммутатор 9 блок 10 сравнени  кодов, блок 11 синхронизации , первьй элемент И 12, второй

Блок 10 сравнени  кодов (с|щг, содержит первую группу из п элем тов И 26, первую группу из п три ров 27; вторую группу из ()-г элемента И 28, схему 29 сравнени вторую группу из триггеров 30. т группу из (п-1)-го элемента И 31

45

50

элемент И 13;, элемент ИЛИ 145 вход 15 четвертую группу из п элементов

первого сомножител  устройства, вход

16 второго сомножител  устройства,

вход 17 устройства9 выход 18 произве;дени  устройства и выход 19 Конец

устройства

Первьй (второй) блок 6(7) последовательного опроса (фиг о 2) значащих разр дов сомножител  содержит первую группу из п элементов И 265 вторую группу из п элементов И 21, rp-jmny из элементов ИЛИ 22 и группу из п элементов 23 задержки, причем первые входы элементов И 20 и 21 групп  вл ютс  соответственно первой и второй группами информационных входов блока 6(7). выходы элементов И 20

55

И 32р причем первые входы элемен ТЛ 26 и 32 групп соответственно о зуют первую и вторую группы инфо ционных входов блока 10, выходам Меньше-т авно и Больше которо  вл ютс  соответственно первьй и рой выходы схемы 29 сравнени , в рые входы элементов И 26 и 32 гр соединены между собой и  вл ютс  рым управл ющим входом блока 10, ходы элементов И 26 к 32 групп с нены соответственно с асинхронны входами установки в единичное со  ние триггеров 27 и 30 групп, вх синхронизации которых соединены ду собой и  вл ютс  третьим упра

5 0

5

О

5

0

 вл ютс  выходами группы блока 6(7) и соединены через соответствующие элементы 23 задержки группы с первыми входами соответствующих элементов ИЛИ 22 группы, вторые входы которых соединены с выходами соответствующих элементов И 21 группы, вторые входы которых объединены с вторыми входами соответствующ11; элементов И 20 группы и подключены к входам предыдущих элементов ИЛИ 22 группы , управл кш151е вход и выход блока 6(7) соединены соответственно с вторым входом младшего элемента И 20 группы и с вькодом старшего элемента ИЛИ 22 группы.

Первый (второй) входной коммутатор 8(9) (фиг о 3) содержит группу из п элементов И 24 и группу из п элементов ШШ 25, npi-гчем первые входы элементов Ш1И 25 группы образуют соответственно первую группу информа- тдаоннык входов коммутатора 8(9)з информационными выходами которого  вл ютс  соответственно выходы элементов ИЛИ 25 группы, вторые входы элементов ШШ 25 которой соединены соответственно с выходаГ Ш элементов И 24 группы, вторые входы КОТОРЬК образуют соответственно вторую гр:лтпу ин- формационньпс входов комгугутатора 8(9) первые входы элементов И 24 группы соединены между собой и  вл ютс  управл ющим входом коммутатора 8(9)

Блок 10 сравнени  кодов (с|щг,4) содержит первую группу из п элементов И 26, первую группу из п триггеров 27; вторую группу из ()-го элемента И 28, схему 29 сравнени  вторую группу из триггеров 30. третью группу из (п-1)-го элемента И 31

И 32р причем первые входы элементов ТЛ 26 и 32 групп соответственно образуют первую и вторую группы информационных входов блока 10, выходами Меньше-т авно и Больше которого  вл ютс  соответственно первьй и второй выходы схемы 29 сравнени , вторые входы элементов И 26 и 32 групп соединены между собой и  вл ютс  вторым управл ющим входом блока 10, выходы элементов И 26 к 32 групп нены соответственно с асинхронными входами установки в единичное состо ние триггеров 27 и 30 групп, входы синхронизации которых соединены между собой и  вл ютс  третьим управл Ю1ЩМ входом блока 10, первым управл ющим входом которого  вл ютс  соединенные ме оду собой асинхронные входы установки в нулевое состо ние триггеров 27 и 30 групп, синхронные входы установки в нулевое состо ние текущих триггеров 27 и 30 и синхронные входы установки в единичное состо ние последующих триггеров 27 и

30групп, выходы, соответствующие каждой паре триггеров, элементов И 28 и 29 групп соединены соответственно между собой, первые входы элементов И 28 и 31 групп, соответствующие каждой паре триггеров, соединены соответственно с пр мыми выходами текущих триггеров 27 и 30 групп, инверсные выходы последующих тригге- .ров которых соединены соответственно .с вторыми входами элементов И 28 и

31групп, соответствующие каждой паре триггеров, пр мые выходы триггеров 28 и 31 групп-соединены соответственно с первой и второй группами информационных входов схемы 29 сравнени 

Блок 11 синхронизации содержит формирователь 33 импульса, элемент НЕ 34, группу из (п+1) элементов 35 задержки и элемент ИЛИ 36, причем вход блока 11 соединен с входом формировател  33 импульса, выход которого соединен с входами последовательно соединенных элементов 33 задержки , выход формировател  33 импульса- соединен с входом элемента НЕ 34, выход которого  вл етс  первым выходом блока 11, вторым выходом которого  вл етс  выход первого элемента 35 задержки группы, выходы с второго элемента 35 задержки по п-й элемент 35 задержки которой соединены соответственно с входами элемента ИЛИ 36, выход которого  вл етс  третьим выходом блока 11, четвертым выходом которого  вл етс  выход последнего элемента 35 задержки группы

Работа устройства дл  умножени  двух п-разр дных чисел заключаетс  -в следующем

Операнды сомножителей, поступающие по входам 15 и 16 первого сомножител  и второго сомножител  устрой-

10

25

с  преобразование кодов операндов из позиционной двоичной системы счислени  в код унитарного счислени , срав нение этих кодов и вьработка соответ ствующих сигналов Больше или Мень ше-равно, Если количество единиц в коде первого сомножител , поступающего на вторую группу информационных входов блока 10 и на информацион ные входы регистра 3 множител , мень ше или равно количеству единиц в коде второго сомножитеп , поступающего на первую группу информационных вхо15 дов блока 10 и на информационные вхо ды регистра 4 многа мого, то на выходе Меньше-равно блока 10 формируетс  сигнал, Даниьй сигнал, поступа  на управл  ощий вход второго входного

20 коммутатора 9, обеспечивает коммутацию пр мых информационных выходов регистра 4 множимого через второй входной коммутатор 9 с соответствующими диагональными элементами матри цы элементов И 1

Кроме того, этот сигнал, поступа  на первый вход первого двухвходового элемента И 12, обеспечивает прохождение импульса с четвертого выхода блока 11 синхронизации на управл - кщий вход первого блока 6 последовательного опроса значащих разр дов сомножител  Этим самым обеспечивает с  последовательньй, начина  с младш

,, го разр да, опрос значащих разр дов первого .сомножител , хранимого в регистре 3 ffloжитeл . Если триггер младшего разр да регистра 3 множител  находитс  в единичном состо нии, то импульс, поступакнций на управл ющий вход первого блока 6 последовательного опроса значащих разр дов сомножител  по вл етс  на информационном выходе младшего разр да блока -6о Под действием этого импульса, открывающего по вторым входам элемен ты И первой строки матрицы, формируетс  первое частичное произведение В этом случае, когда блок 10 вьраба- тывает управл юащй сигнал Меньшеrt

30

40

45

50

равно первое и еледукщие частичные произведени  представл ют собой соответственно несдвинутЫй и сдвинутый на требуемое число разр дов влево ства, одновременно записьшаютс  соот- 55 °Д второго сомножител , хран щийс  ветственно в регистры 3 и 4 ffloжитe- в регистре 4 множимого Сформирован- л  и множимого, а также в блок 10 ное таким образом первое частичное сравнени  кодов После записи операн- произведение через элементы ИЛИ бло- дов в блок 10 в последнем производит- ка 2 элементов ИЛИ поступает на вхо0

5

с  преобразование кодов операндов из позиционной двоичной системы счислени  в код унитарного счислени , сравнение этих кодов и вьработка соответствующих сигналов Больше или Меньше-равно , Если количество единиц в коде первого сомножител , поступающего на вторую группу информационных входов блока 10 и на информационные входы регистра 3 множител , меньше или равно количеству единиц в коде второго сомножитеп , поступающего на первую группу информационных вхо5 дов блока 10 и на информационные входы регистра 4 многа мого, то на выходе Меньше-равно блока 10 формируетс  сигнал, Даниьй сигнал, поступа  на управл  ощий вход второго входного

0 коммутатора 9, обеспечивает коммутацию пр мых информационных выходов регистра 4 множимого через второй входной коммутатор 9 с соответствующими диагональными элементами матрицы элементов И 1

Кроме того, этот сигнал, поступа  на первый вход первого двухвходового элемента И 12, обеспечивает прохождение импульса с четвертого выхода блока 11 синхронизации на управл - кщий вход первого блока 6 последовательного опроса значащих разр дов сомножител  Этим самым обеспечиваетс  последовательньй, начина  с младше го разр да, опрос значащих разр дов первого .сомножител , хранимого в регистре 3 ffloжитeл . Если триггер младшего разр да регистра 3 множител  находитс  в единичном состо нии, то импульс, поступакнций на управл ющий вход первого блока 6 последовательного опроса значащих разр дов сомножител  по вл етс  на информационном выходе младшего разр да блока -6о Под действием этого импульса, открывающего по вторым входам элементы И первой строки матрицы, формируетс  первое частичное произведение. В этом случае, когда блок 10 вьраба- тывает управл юащй сигнал Меньшеrt

0

0

5

0

равно первое и еледукщие частичные произведени  представл ют собой соответственно несдвинутЫй и сдвинутый на требуемое число разр дов влево 5 °Д второго сомножител , хран щийс  в регистре 4 множимого Сформирован- ное таким образом первое частичное произведение через элементы ИЛИ бло- ка 2 элементов ИЛИ поступает на входы накапливающего сумматора 5 дл  накоплени  соответствующей частичных произведенийо После задержки на один такт работы устройства в блоке 6 последовательного опроса значащих разр дов сомножител  импуль производит опрос следукщего, более старшего, разр да регистра 3 множител  .Плительность первого такта работы устройства так же, как и всех следуюищх, определ етс  с учетом времени выполнени  операции суммировани  в накапливакщем сумматоре 5„ Если триггер маадшего или любого другого разр да регистра 3 множител  находитс  в нулевом состо нии, то- и myльc без задержки на один такт работы устройства в первом блоке б последовательного опроса значащих разр дов сомнохсителей производит опрос следующего более старшего разр  да регистра 3 множител  о Далее таким же образом, последовательно один за другим производитс  анализ состо™ Я1ШЯ остальнь Х, более старших разр дов регистра 3 мнолсител , и устройство работает аналогично По вление имт1ульса на выходе 19 устройства Конец J поступающего через элемент ШЕ- 14 с управл ющего выхода блока 6 означаетJ что процесс умножени  .зако чен и в нака}1ливающем сумматоре 5 сформировалось соответствующее про- изведениВо

Если количество единиц в коде первого сомножител , поступающего на вторую группу информатдионных входов блока 10 и на информационные входы регистра 3 множител , больше количества единиц, чем в коде второго сомножител , поступающего на первую группу информационных входов блока 10 и на информационные входы регистра 4 множимого5 то на выходе Больше блока 10 формируетс  сигнал. Данный ,сигнал, поступа  на управл гаций вход первого входного коммутатора 8, обеспечивает коммутацию пр мых информационных выходов .регистра 3 множител , через первьй входной коммутатор 8 с соответствующими строками матрицы элементов И I l«

Кроме этого, этот сигнал, поступа  на первьй вход второго элемента И 13, обеспечивает прохождение импульса с четвертого выхода блока 11 синхронизации на управл н дий вход

95816

второго блока 7 последовательного опроса значаищх разр дов сомножител  о Этим самым обеспечиваетс  последова- тельньй, начина  с младщего разр да, опрос значащих разр дов второго сомножител , хранимого в регистре 4 множимого о Если триггер младшего раз- ,р да регистра 4 множимого находитс  10 в единичном состо нии, то и myльC5

поступаюшлй на управл гаций вход второго блока 7 последовательного опроса значанщх разр дов сомножител  по вл етс  на информационном выходе

15 младщего разр да блока 1, Под действием этого управл ющего импульса, открывающего по первым входам логические элементы И первой диагонали матрицы элементов И 1, формируетс  пер20 вое частичное произведение. В этом случае, когда блок 10 вырабатьшает сигнал на выходе Больше первое и следующие частичные произведени  представл ют собой соответственно несдви- нутьм и сдвинутые на требуемое число разр дов влево код первого со1 шо сите л , хран щегос  в регистре 3 мно си- тел  о Сформг срованные тар;им образом первое частичное произведение, как

30 и при выработке блоком 10 сигнала на выходе Меньше-равно, через элементы ИЛИ блока 2 элементов ИЛИ поступает на входы накапливающего сумматора 5 дл  накоплени  соответствуюисий

35 суммы частичных произведенийс, Далее устройство работает, как и при вьра- ботке блоком 10 сигнала на выходе Меньше-равно j, однако при этом анализируютс  более cTapiime ра зр ды ре-

40 гистра 4 множимого о

Работа первого 6 (второго 7) блока последовательного опроса значащих разр дов сомнолмтел  (фиг 2) заключаетс  в следзтащемо

25

Импульс опроса значащих разр дов сомно сител , формируемый блоком 11 синхронизации через первьй 12 (второй 13) элемент И, поступает на входы первых элементов И 20 и 22 групп элементов И Если триггер младшего разр да регистра 3 множител  (множимого 4) находитс  в единичном состо нии , то импульс по вл етс  на выходе первого элемента И 20 и разрешает суммирование первого частичного произведени  на накапливающем сумматоре 5 Кроме этого, данньй импульс , задержанньй на один такт в

7

первом элементе 23 задержки группы через первый элемент liJIH 22 группы поступает в следующий разр д множител  (множимого)о Поскольку триггер младшего разр да множител  (множимого ) находитс  в единш ном состо нии, первый элемент И 21 группы не пропускает импульс на вход первого элемента И1И 22 группЫо Если триггер младшего разр да 3 множител  (множимо - го 4) находитс  в нулевом состо нии, то импульс через первый элемент И 21 группы и элемент ИЛИ 22 группы посту пает в следующий разр д, мину  эле менты задерлжи на такт работы устройства е В остальных разр дах первьй (второй) блок 6(7) последовательного опроса значащих разр дов сомнолштел  работает аналогично о

Работа блока 10 (фиг, 4) заключаетс  в следующемо

Операнды сомножителей, доступа- ю ще на первую и вторую группы инфор- мапионных входов блока 10, под действием импульса Прием сомно кителей формируемого блоком 11 синхро1ШзациИ

записываютс  в триггеры 27 и 30 груп- д вом выходе блока 11 синхронизации

пЫо Перед записью информации триггеры 27 и 30 групп и myльcoм Установка в ноль, форг-шруемого блоком 11 синхронизации, перевод тс  в нулевое состо ние Св зи между элементами И 28 группы и триггерами 27 группы, а также между элементами И 31 группы и тpиггepa iи 30 группы под действием импульсов Сдвиг кодов сомножител , формируемого блоком 11 синхронизации обеспечивают преобразование кодов, операндов из позиционной двоичной системы счислени  в код унитарного счислени , у которого все единицы располагаютс  р дом, начина  со старшего разр да Это происходит следующим образом. Если i+1-й-триггер 27, например, находитс  в нулевом состо нии , а триггер 27 - в единтгном состо нии, то i-й элемент И 28 открываетс  в единичный сигнал с его выхода устанавливает i+1-й триггер 27 в единичное, а i-й триггер 27 в нулевое состо 1шео Таким образом, за

(п-1) импульсов Сдвиг кодов СОМНО ЖИ

телей устанавливаетс  такое состо ние триггеров 27, при котором все единицы кода операнда наход тс  в старших разр дах, а нули кода

15

39581

в мпадших разр дах о Аналогичные преобразовани  с кодом второго операнда выполн ютс  в группе триггеров 30„ Далее преобразованные коды сомножителей поступают на схему 29 сравнени  Если кал1тчество единиц в коде первого сомножител  меньше или равно количеству единиц в коде второго со- 10 шожител , то на выходе Меньше-равно блока 10 формируетс  сигнал о В противном случае на выходе Боль 5

5

0

ше блока 10 формируетс  сигнал. Дл  организации синхронной работы отдельных блоков в устройстве умноже ш  используетс  блок 11 синхронизации (фиг „ 5), Работа блока 11 синхронизации начинаетс  с поступлением на его управл ющий вход по входу Пуск 17 устройства сигнала (фиг. 6а),

Под действием этого сигнала блок 11 синхронизации фор ирует следз ющую последовательность управл ющих импульсов;

- упраап ющий иьтульс Установка в ноль триггеров блока 10 и накап- .ливающего сумматора 5, данный управл ющий импульс вырабатываетс  на пер5

0

g

множителей

5

0

(фиг о 66);

-управл ющий импульс Прием сов регистры множител  3 и множимого 4, а также в Яблока 10, данньй управл ющий импульс вырабатываетс  на втором выходе блока 11 синхронизации фиг, 6в);

-управл юпще импульсы Сдвиг кодов сомножителей в триггерах блока 10, данные управл ющие импульсы вьграбатываютс  на третьем выходе блока 11 синхронизапди дл  случа 

п 4 (фиг о 6г);

-управл ющий импульс Опрос значащих разр дов сомножителей в первом или втором блоке 6 и 7 последовательного опроса значащих разр дов сомножителей, данный импульс вырабатываетс  на четвертом выходе блока 11 синхронизации (фиг„ 6д),

Кроме перечисленных импульсов, на фиг, бе изображена временна  диаграмма , котора  отображает импульс, формируемьй на выходе 19 устройства о

Claims (1)

1. Формула изобретени 

   Устройство дл  умножени  двух п-разр дных чисел, содержащее матри цу из п элементов И, (2п-3)-разр д-соединены с вькодами соответствующих

   ный блок элементов ШТИ, п-раэр дньй регистр множител , п-разр дный регистр множимого, (2п-1)-разр дный накапливающий сумматор, первьй блок последовательного опроса значащих разр дов сомножител , элемент ИЛИ, первый и второй элементы И, блок сравнени  кодов и блок синхронизации, причем пр мые и инверсные выходы разр дов п-разр дного регистра множител  соединены соответственно с информационными входами первой и второй групп первого блока последовательного опроса значащих разр дов сомножител , входы первого и второго сомножителей устройства соединены соответственно с входами разр дов п-разразр дов матрицы из п элементов И, выходы разр дов (2п-1)-разр дного

   g накапливающего сумматора  вл ютс  выходом произведени  устройства, о т- личающеес  тем, что, с целью повышени  быстродействи , оно содержит второй блок последовательно- 10 го опроса значапщх разр дов сомножител , первьй и второй входные коммутаторы , причем выходы группы первого блока последовательного опроса значащих разр дов сомножител  и пр мые вы15 ходы разр дов п-разр дного регистра множител  соединены соответственно с информационными входами первой и второй групп первого входного коммутатора , выходы разр дов которого сор дньк регистров множител  и множимо- 20 единены с входами элементов И соотго , перва  и втора  группы информационных входов блока сравнени  кодов соединены соответственно с входами второго и первого сомножителей устройства , вход Пуск которого соединен с входом запуска блока синхронизации , первый выход которого соединен с входом обнулени  накапливающего сумматора и с первым.управл ющим входом блока сравнени  кодов, выходы Меньше-равно и Больше которого соединены соотБвтственно с первыми входами первого и второго элементов И, второй выход блока синхронизации соединен с вторым управл кищм входом блока сравнени  кодов и с входами разрешени  приема п-разр дных регистров множител  и множимого, третий вьг- ход блока синхронизации соединен с

   третьим управл ющим входом блока срав-40 с первыг-i входом элемента ИЛИ, выход нени  кодов, четвертьй выход блокаи второй вход которого соединены со-

   синхронизации соединен с вторыми входами первого и второго элементов И, выходы разр дов с второго по (2п-2)-й Матрицы из п элементов И соединены с соответствующими входами (2п-3)-раз р дного блока элементов ИЛИ, выходы которого соединены с соответствующими входами разр дов (2п-1)-разр дного накапливающего сумматора, входы пер- вого и (2п-1)-го разр дов которого

   разр дов матрицы из п элементов И, выходы разр дов (2п-1)-разр дного

   накапливающего сумматора  вл ютс  выходом произведени  устройства, о т- личающеес  тем, что, с целью повышени  быстродействи , оно содержит второй блок последовательно- го опроса значапщх разр дов сомножител , первьй и второй входные коммутаторы , причем выходы группы первого блока последовательного опроса значащих разр дов сомножител  и пр мые выходы разр дов п-разр дного регистра множител  соединены соответственно с информационными входами первой и второй групп первого входного коммутатора , выходы разр дов которого со5

   ветству101 Щх строк матрицы из п- элементов И, входы элементов И столбцов которой соединены с выходами соответствующих разр дов второго выходного коммутатора, перва  и втора  группы информационных входов которого соединены соответственно с выходами группы второго блока последовательного опроса значащих разр дов сомно кител  и с пр мыми выходами разр дов п-разр дного регистра множимого , пр мые и инверсные выходы разр дов которого соединены соответственно с информационными входами первой 5 и второй групп второго блока последовательного опроса значащих разр дов сомножител , управл ющие вход и выход которого соединены соответственно с выходом второго элемента И и

   0

   ответственно с выходом Конец устройства и с управл кщим вькодом первого блока последовательного опроса значащих разр дов сомножител , управл - кщий вход которого соединен с выходом первого элемента И, первьй вход которого и первый вход второго элемента И соединены соответственно с управл ющими входами второго и первого входных коммутаторов о

   Фи8.3

   ДЛ

   g

   I

   -Эа