SU1434443A1

SU1434443A1 - Arrangement for direct access to memory

Info

Publication number: SU1434443A1
Application number: SU874229975A
Authority: SU
Inventors: Владимир Степанович Осадчук; Виктор Арсеньевич Гикавый; Виктор Иванович Волынец; Всеволод Юрьевич Мельниченко
Original assignee: Винницкий политехнический институт
Priority date: 1987-04-13
Filing date: 1987-04-13
Publication date: 1988-10-30

Abstract

Изобретение относитс к цифровой вы- икмительпой технике и может быть исполь- .oiuiiii) в 1 ;(юпронессорны. системах уп- .. :, li oupauoTKti данных дл передачи );a :H;i меж.у периферийными устрой- 1 1-, :;ам :.к;-. Цель изобретени - по- ,;i,;i;i-,M:ii Г)лггр()де(стви . Устройство пр - The invention relates to a digital power equipment and can be used (.oiuiiii) in 1; (yupronessorny. Systems: ..:, li oupauoTKti data for transmission); a: H; i between peripheral devices- 1 1- ,:; am: .k; -. The purpose of the invention is to; i,; i; i-, M: ii D) lgrr () de (st. Device pr -

Description

Изобретение относится к цифровой вычислительной технике и может быть использовано в микропроцессорных системах управления и обработки данных.The invention relates to digital computing and can be used in microprocessor control systems and data processing.

Цель изобретения — повышение быстродействия.The purpose of the invention is improving performance.

На фиг. 1 представлена функциональная схема устройства; на фиг. 2 — временная диаграмма работы устройства.In FIG. 1 shows a functional diagram of a device; in FIG. 2 is a timing diagram of the operation of the device.

Устройство (фиг. 1) содержит шинный формирователь 1 адреса, двунаправленный шинный формирователь 2 данных, шинный формирователь 3 сигналов управления, контроллер прямого доступа к памяти (ПДП) 4, первый двунаправленный коммутатор 5, буферный регистр 6, второй двунаправленный коммутатор 7, однонаправленный коммутатор 8, первый 9, второй 10 и третий 11 триггеры, первый 12, второй ГЗ и третий 14 элементы НЕ, элемент И 15.The device (Fig. 1) contains a bus driver 1, a bi-directional bus driver 2, a bus driver 3 control signals, a direct memory access controller (DAP) 4, a first bi-directional switch 5, buffer register 6, a second bi-directional switch 7, unidirectional switch 8, the first 9, the second 10 and the third 11 triggers, the first 12, the second GZ and the third 14 elements are NOT, element And 15.

Устройство работает следующим образом .The device operates as follows.

При инициировании работы микропроцессорной системы контроллер ПДП 4, буферный регистр 6 и триггер 10 сбрасываются сигналом начальной установки. При этом сигнал «0» с прямого выхода триггера 10 поступает на вход элемента И 15, в результате чего на входе ПЗХ контроллера ПДП 4 устанавливается сигнал «0», запрещая осуществление режима ПДП.When the microprocessor system is initiated, the RAP controller 4, buffer register 6 and trigger 10 are reset by the initial setting signal. In this case, the signal "0" from the direct output of the trigger 10 is fed to the input of the And element 15, as a result of which the signal "0" is set at the input of the PZH of the controller of the DAP 4, prohibiting the implementation of the DAP mode.

В начале каждого машинного цикла триггер 11 сбрасывается по сигналу синхронизации СИНХР, поступающему через элемент НЕ 12 на вход сброса триггера 11. При этом сигнал «0» с прямого выхода триггера 11 поступает на входы выбора ВМ шинного формирователя 1 адреса, двунаправленного шинного формирователя 2 данных и шинного формирователя 3 сигналов управления, подключая адресные выходы А<0 — 15> микропроцессора и информационные входы-выходы D< 0—7> микропроцессора, а также сигналы управления, формируемые шинным формирователем 3, соответственно к МА, МД и МУ устройства. Этот же сигнал поступает на вход НП двунаправленного коммутатора 7.At the beginning of each machine cycle, trigger 11 is reset by the sync signal synchronized through the element 12 to the reset input of trigger 11. At the same time, the signal “0” from the direct output of trigger 11 goes to the select inputs of the VM bus driver 1 address, bidirectional bus driver 2 data and bus driver 3 control signals, connecting the address outputs A <0 - 15> of the microprocessor and information inputs-outputs D <0-7> of the microprocessor, as well as control signals generated by the bus driver 3, respectively, to MA, MD and The gadget. The same signal is fed to the input of the bidirectional switch 7.

Одновременно с сигналом СИНХР на информационные входы-выходы D<0—77 микропроцессора выдается код слова состояния, пятый разряд D(5) которого записывается в триггер 9. Если на прямом выходе триггера 9 устанавливается уровень «О», то текущий машинный цикл не является первым машинным циклом. Следовательно, в этом машинном цикле может произойти обмен информацией между микропроцессором и контроллером ПДП 4. Сигнал «О» с прямого выхода триггера 9 поступает на входы ВМ двунаправленных коммутаторов 5 и 7, коммутируя информационные входы-выходы D 0—7 , адресные входы-выходы А40—15>Simultaneously with the SYNC signal, a status word code is issued to the information inputs and outputs D <0-77 of the microprocessor, the fifth digit D (5) of which is written to trigger 9. If level “O” is set at the direct output of trigger 9, then the current machine cycle is not first machine cycle. Therefore, in this machine cycle, information can be exchanged between the microprocessor and the DAP controller 4. The signal “O” from the direct output of trigger 9 is fed to the inputs of the BM bi-directional switches 5 and 7, switching information inputs – outputs D 0–7, addressable inputs – outputs A40-15>

и управляющие входы-выходы ЧТВВ и ЗПВВ контроллера ПДП 4 соответственно с МД, МА и МУ устройства. Таким образом, если на вход В У контроллера ПДП 4 с выхода дешифратора адреса поступает сигнал «0», то осуществляется обмен информацией между микропроцессором и контроллером ПДП 4. Направлением передачи управляет сигнал приема ПР, подключенный через элемент НЕ 13 к входу НП двунаправленного коммутатора 5.and the control inputs and outputs of PTVV and ZPVV controller RAP 4, respectively, with MD, MA and MU device. Thus, if the signal “0” is received at the input of the PDP controller 4 from the output of the address decoder, the information is exchanged between the microprocessor and the PDP controller 4. The transmission direction is controlled by the receive signal PR connected through the element 13 to the input of the NP bidirectional switch 5 .

Если на прямом выходе триггера 9 во время действия сигнала СИНХР устанавливается уровень «1», то текущий машинный цикл является первым и, следовательно, в этом цикле может осуществиться режим ПДП (фиг. 2).If the direct output of trigger 9 sets the level “1” during the action of the SYNC signal, then the current machine cycle is the first and, therefore, the DAP mode can be implemented in this cycle (Fig. 2).

Сигнал «1» с прямого выхода триггера 9 поступает на входΉΜ двунаправленного коммутатора 5, отключая МД устройства от информационных входов-выходов контроллера ПДП 4. Если внешнее устройство подало сигнал ЗПДП на один из входов ЗПДПХ.0— 3>контроллера ПДП 4, которое в ответ на этот сигнал формирует сигнал захвата на выходе ЗХ, то по сигналу СИНХР происходит запись сигнала «1» в триггер 10. Таким образом, на обоих входах элемента И 15 устанавливаются уровни «1», в результате чего на вход ПЗХ контроллера ПДП 4 поступает сигнал «1» и начинается осуществление режима ПДП. Вначале на выходе Р. АД контроллера ПДП 4 появляется сигнал на отключение дешифраторов адреса внешних устройств. По спаду сигнала Ф1 в такте Т2 контроллер ПДП 4 выдает код младших разрядов адреса на выходы А<О—3>, старших разрядов адреса — на выходы [XL 7>. В этот же момент времени на выходе СТ.АД формируется активный сигнал, по которому старшие разряды адреса записываются в буферный регистр 6.The signal “1” from the direct output of trigger 9 is fed to the inputΉΜ of the bidirectional switch 5, disconnecting the device’s MD from the information inputs / outputs of the RAP controller 4. If the external device has applied the RPS signal to one of the inputs of the RPS controller 0–3> of the RPS controller 4, which If the response to this signal generates a capture signal at the output of the SX, then the signal “1” is recorded to the trigger 10 according to the SINCH signal. Thus, the levels “1” are set at both inputs of the And 15 element, as a result of which the input of the PZH of the DAP controller 4 signal "1" and begins to implement RAP mode. First, at the output R. AD of the RAP controller 4, a signal appears to turn off the address decoders of external devices. According to the decay of the signal F1 in cycle T2, the RAP controller 4 generates a code of the least significant bits of the address to outputs A <O — 3>, and the most significant bits of the address to outputs [XL 7>. At the same time, an active signal is generated at the output of the ST.AD, according to which the most significant bits of the address are recorded in buffer register 6.

По окончании сигнала приема ПР, т.е. после извлечения кода команды и записи его в микропроцессор, сигнал «1» с выхода триггера 9 записывается в триггер 11, в результате чего сигнал «1» с прямого выхода триггера 11 поступает на входы ВМ шинного формирователя 1 адреса, двунаправленного шинного формирователя 2 данных и шинного формирователя 3 сигналов управления, отключая адресные выходы А<0—157 и информационные входы-выходы D<0—7> микропроцессора, а также управляющие сигналы, формируемые формирователем 3 сигналов управления . соответственно от МА, МД и МУ устройства. Сигнал «1» поступает также на вход ВК2 буферного регистра 6, в результате чего его выходы подключаются к МА устройства, и на вход НП двунаправленного коммутатора 7. Сигнал «0» с обратного выхода триггера 11 поступает на вход ВЙ однонаправленного коммутатораAt the end of the PR reception signal, i.e. after extracting the command code and writing it to the microprocessor, the signal "1" from the output of trigger 9 is recorded in trigger 11, as a result of which the signal "1" from the direct output of trigger 11 is fed to the inputs of the VM bus driver 1 address, bidirectional bus driver 2 data and bus driver 3 control signals, turning off the address outputs A <0-157 and information inputs-outputs D <0-7> of the microprocessor, as well as control signals generated by the driver 3 control signals. respectively from MA, MD and MU device. The signal "1" is also fed to the input VK2 of the buffer register 6, as a result of which its outputs are connected to the device MA, and to the input of the bi-directional switch 7. The signal "0" from the output of the trigger 11 is fed to the input V of the unidirectional switch

8, в результате чего сигналы с выходов А44-7> и ЧТЗУ, ЗПЗУ контроллера ПДП 4 подключаются соответственно к МА и МУ устройства. Этот же сигнал поступает также на вход сброса триггера 9, в результате чего сигнал «О» с прямого выхода триггера 9 поступает на вход ВМ двунаправленного коммутатора 7, подключая сигналы с выходов А<0—3> и ЧТВВ, ЗПВВ контроллера ПДП 4 соответственно к МА и МУ устройства.8, as a result of which the signals from the outputs A44-7> and ChTZU, ZPZU of the controller RAP 4 are connected respectively to the MA and MU of the device. The same signal also goes to the reset input of flip-flop 9, as a result of which the signal “O” from the direct output of flip-flop 9 goes to the input of the VM of the bi-directional switch 7, connecting the signals from outputs A <0-3> and PTTV, ZPVV of the PDP controller 4, respectively MA and MU devices.

По спаду сигнала Ф1 в такте ТЗ контроллер ПДП 4 вырабатывает сигнал ЧТЗУ или ЧТВВ, по которому на МД устройства выдается информация, извлеченная соответственно из памяти или устройства ввода-вывода. По спаду сигнала Ф1 в такте Т4 контроллер ПДП 4 вырабатывает сигнал ЗПВВ или ЗПЗУ, по которому информация, находящаяся на МД устройства, записывается соответственно в устройство ввода-вывода или в память. Адрес ячейки памяти, из которой извлекается или в которую записывается информация, поддерживается на МА устройства.According to the decline of the F1 signal in the TK cycle, the RAP controller 4 generates a ChTZU or ChTVV signal, according to which information is extracted to the device’s MD from the memory or I / O device, respectively. According to the decline of the F1 signal in the T4 cycle, the RAP controller 4 generates an RPS or RPS signal, according to which the information on the device’s MD is recorded respectively in the input-output device or in memory. The address of the memory cell from which information is extracted or written to is supported on the device MA.

По сигналу СИНХР в следующем машинном цикле на прямом выходе триггера 11 устанавливается уровень «О», который поступает на входы ВМ шинного формирователя 1 адреса, двунаправленного шинного формирователя 2 данных и шинного формирователя 3 сигналов управления, подключая адресные выходы А<0—15?* и информационные входы-выходы D-iO—7 > микропроцессора, а также сигналы управления, формируемые формирователем 3 сигналов управления соответственно к МА, МД и МУ устройства. Этот же сигнал поступает на вход ВК2 буферного регистра 6, отключая его выходы от МА устройства, и на вход НП двунаправленного коммутатора 7, переключая его направление передачи. Сигнал «1» с обратного· выхода триггера 11 поступает на вход ВМ однонаправленного коммутатора 8, отключая адресные выходы А<4—7>и выходы ЧТЗУ, ЗПЗУ соответственно от МА и МУ устройства. На этом цикл передачи информации в режиме ПДП заканчивается, контроллер ПДП 4 сбрасывает свои адресные и управляющие сигналы, и устройство переходит в исходное состояние.According to the SINCH signal in the next machine cycle, the direct output of trigger 11 sets the level “O”, which is fed to the inputs of the VM bus driver 1 address, bi-directional bus driver 2 data and bus driver 3 control signals, connecting address outputs A <0-15? * and information inputs and outputs D-iO — 7> of the microprocessor, as well as control signals generated by the driver 3 of the control signals, respectively, to the MA, MD and MU of the device. The same signal is fed to the input VK2 of the buffer register 6, disconnecting its outputs from the device MA, and to the input of the bi-directional switch 7, switching its transmission direction. The signal "1" from the reverse · output of the trigger 11 is fed to the input of the VM of the unidirectional switch 8, disconnecting the address outputs A <4-7> and the outputs of the CTZU, ZPZU, respectively, from the MA and MU of the device. At this point, the information transfer cycle in the RAP mode ends, the RAP 4 controller resets its address and control signals, and the device returns to its initial state.

Таким образом, данное устройство прямого доступа к памяти осуществляет передачу информации в режиме ПДП параллельно с работой с микропроцессора. Передача информации в режиме ПДП происходит в каждом первом машинном цикле микропроцессора при наличии запроса ПДП со стороны внешних устройств. При этом контроллер ПДП может бь!ть использован для передачи как отдельных байтов информации, так и массивов данных.^Thus, this direct memory access device transmits information in the RAP mode in parallel with operation from the microprocessor. Information is transmitted in the DAP mode in every first microprocessor machine cycle when there is a request for the DAP from external devices. In this case, the RAP controller can be used to transmit both individual bytes of information and data arrays. ^

Claims

Claim

A direct memory access device comprising a bus driver, a bi-directional bus driver, a bus driver, a direct memory controller and a buffer register, the information inputs of the bus driver being the address inputs of the device and the outputs connected to the outputs of the buffer register address outputs of the device, the first information inputs and outputs of a bi-directional bus data driver is the information inputs of the bus driver control signals are the first information inputs and outputs of the device, the second information inputs and outputs of which are connected to the second informative and input-outputs of the bi-directional bus driver, the outputs of the bus driver are control outputs of the device, the inputs of the direct memory access requests are connected to the inputs requests of the controller of direct access to memory, the confirmation outputs of which are outputs of confirmations of direct access to memory wa, the output gate of the address controller of direct access to memory with the sync input of the buffer register, the output of the write address of the controller; ¹ direct access to memory means that there is a disconnection of sample circuits of a device whose readiness and address selection inputs are connected respectively to the readiness control input and select input of a direct memory access controller, characterized in that, in order to improve performance, Three triggers, three NOT elements, an AND element, for a bidirectional switch and a unidirectional switch are introduced to it, and the second information inputs of the outputs of the bi-directional bus data former are connected to the first information odes output of the first! of a bi-directional switch, the second information inputs / outputs of which are connected to the information anion and the inputs / outputs of the direct memory access controller and the information inputs of the buffer register, the low-level inputs and outputs of the address of the direct memory access controller are connected to the information! and its output outputs of the first group the second bidirectional switch, the information inputs and outputs of the second group of which are connected to the outputs of the bus address generator, the control inputs and outputs write-read and input-output direct memory access controllers are connected to the information inputs of the micro outputs and the third group of the second bidirectional switch, the fourth group of information inputs and outputs of which are connected to the outputs of the bus driver of the control signals, the inputs of the upper bits of the address of the direct memory access controller are connected to the information inputs of the first unidirectional group a switch, the outputs of the first group of which are connected to the outputs of the bus address shaper, the control outputs write-read memory of the controller direct memory access is connected to the information inputs of the second group of the unidirectional switch, the outputs of the second group of which are connected to the outputs of the bus driver 15 of the control signal, the information input of the first trigger is connected to the corresponding input) of the discharge of the first information input; '- w <w \ · ι .Ί devices, the synchronization input is connected to the sync inputs of the first

2Q and the second trigger and the inputs of the first and second elements are NOT, the output of which is connected to the reset input of the third trigger, the inverse output of which is connected to the control input of the unidirectional switch and the reset input of the first trigger, the output of which is connected to the information input of the third trigger, the first control inputs of the first and the second bidirectional switches and the first input of the And element, the second input of which is connected to the output of the second trigger, the input synchronization input of the device is connected to the input of the second NOT, the output of which is connected to the second control input of the first bi-directional switch and the sync input of the third trigger, the direct output of which is connected to the control inputs of the bus address shaper, bidirectionally! about the bus data driver and the bus driver of the control signals, the second control input of the second bidirectional yushm. the gator and the buffer enable register enable input, the clock input of the device is connected via the third element NOT to the sync input of the direct memory access controller, the capture confirmation output of which is connected to the information input of the second trigger, the output of the AND element is connected to the input of the capture request of the direct memory access controller.

^φ1 —I that direct trigger output 11

Out trigger-. raZ J pzx 'bnoxaLi τ) <α-ι> \ bpakZ't!

I

3 / 73U 'nal, ίΠΒ6

Qi.m extraction command