SU1425693A1 - Storage - Google Patents
Storage Download PDFInfo
- Publication number
- SU1425693A1 SU1425693A1 SU874206609A SU4206609A SU1425693A1 SU 1425693 A1 SU1425693 A1 SU 1425693A1 SU 874206609 A SU874206609 A SU 874206609A SU 4206609 A SU4206609 A SU 4206609A SU 1425693 A1 SU1425693 A1 SU 1425693A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- address
- register
- inputs
- Prior art date
Links
Landscapes
- Read Only Memory (AREA)
Abstract
Изобретение относитс к цифровой вычислительной технике и мо ,жет использоватьс в микропроцессорных системах и микроЭВМ. Целью изобретени вл етс расширение функциональных возможностей устройства за счет обеспечени режима стирани информации. Запоминающее устройство содержит блок пам ти 1, регистр данных 2, регистр адреса 3, шинный формирователь данных 4, два дешифратора адреса 5,6, блок синхронизации 7, блок управлени 8, формирователь сигнала ответа 9, формирователь цикла 1U, дешифратор 1.1 и регистр режимов 12. Новым в ус тройст- ве вл етс введение второго дешифратора адреса и регистра режимов, что дало возможность организовать в устройстве режимы электрического стирани информации и перепрограм- мировани . 4 ил. i СЛ С Фиг.1The invention relates to digital computing and can be used in microprocessor systems and microcomputers. The aim of the invention is to expand the functionality of the device by providing an erase mode. The storage device contains a memory block 1, a data register 2, an address register 3, a bus data generator 4, two address decoders 5.6, a synchronization unit 7, a control unit 8, a response signal conditioner 9, a 1U cycle conditioner, a decoder 1.1, and a mode register 12. The introduction of a second address decoder and mode register, which made it possible to organize the modes of electrical erasure of information and reprogramming, is new in the device. 4 il. i SL With Fig.1
Description
Изобретение относитс к области цифровой вычислительной техники и может использоватьс в микропроцессорных системах и микроЭВМ.The invention relates to the field of digital computing and can be used in microprocessor systems and microcomputers.
Цель изобретени - расширение функциональных возможностей устройсва за счет обеспечени режима стирани информации.The purpose of the invention is to expand the functionality of the device by providing an erase mode.
На фиг,1 представлена функциональна схема запоминающего устройства; на фиг.2 - временна диаграмма работы устройства в режиме Чтение ; на фиг.З - временна диаграмма работы устройства в режиме Запись ; , на фиг.4 - временна диаграмма работы устройства в режиме Программирование.Fig, 1 shows the functional diagram of the storage device; figure 2 - the timing diagram of the device in the read mode; FIG. 3 is a time diagram of the operation of the device in the Record mode; , figure 4 - time diagram of the device in the Programming mode.
Запоминающее устройство содержит блок 1 -пам ти, регистр 2 данных , регистр 3 адреса, шинный формирователь 4 данных, два дешифратора 5 и 6 адреса, блок 7 синхронизации , блок 8 управлени , формирователь 9 сигнала ответа, формирователь 10 цикла, дешифратор 11 и регистр 12 режимов.The storage device contains a 1-unit block, a data register 2, an address register 3, a data bus driver 4, two decoder 5 and 6 addresses, a synchronization block 7, a control block 8, a response signal driver 9, a cycle driver 10, a decoder 11, and a register 12 modes.
Все адресное пространство процессора , равное 2, где р - разр дность адреса процессора, разбито на t равных банков, причем (t-1) младших банков отведены под банки пам ти процессора, старший банк вл етс банком, отведенным под,регистры внещних устройств.The entire address space of the processor is 2, where p is the width of the processor address, divided into t equal banks, with (t-1) junior banks allocated for processor memory banks, the senior bank is the bank allocated for external device registers.
Блок 1 пам ти запоминающего устройства может занимать в адресном прострднстве процессора от одного до i банков пам ти, причем i6(t-1), регистр 12 режимов занимает один адрес в банке внешних устройств процессора. Ка здьй блок пам ти в за пo G нaющeм устройстве разбит на модули пам ти, при этом п младших адресных разр дов процессора используютс непосредственно дл адресации чейки пам ти внутри модул пам ти запоминающего устройства, m старших адресньк разр дов исполь-- зуютс .дл выбора требуемого банка пам ти, причем общее число банков в адресном пространстве 1троцессора определ етс соотношением . Число модулей пам ти в одном анке пам ти определ етс j разр дами адреса , занимающими промежуточное положение между п младшими и m с.таршими разр дами адреса и равно 2, где (m+n). Общее число модулей пам ти R определ етс соотношением R i-2Memory unit 1 of the memory device can occupy from one to i memory banks in the address space of the processor, moreover i6 (t-1), the register of 12 modes occupies one address in the bank of external devices of the processor. The external memory block in the next G device is divided into memory modules, with the lower address bits of the processor being used directly to address the memory cell inside the memory module of the memory device, the high address bits are used. select the required memory bank, and the total number of banks in the address space of the processor is determined by the ratio. The number of memory modules in one memory ank is determined by the j address bits, which are intermediate between the lower and middle address bits and equal to 2, where (m + n). The total number of memory modules R is determined by the ratio R i-2
Дешифраци адреса блока 1 пам ти запоминающего устройства и выбор числа банков пам ти осуществл етс с помощью первого дешифратора 5 адреса устройства, к информационньм входам которого подключены m старo ших разр дов адреса, требуемых дл выбора банков пам ти.The address of memory block 1 is decrypted and the number of memory banks is selected using the first device address decoder 5, whose information inputs are connected to the m old address bits required for selecting memory banks.
Устройство работает следующим образом.The device works as follows.
Устройство обеспечивает режимыThe device provides modes
5 работы: Считывание, Программирование и Стирание, причем считывание данных осуществл етс в циклах Чтение (ЧТ), а программирование и стирание данных осуществл ет0 с в циклах Запись (ЗП).5 works: Reading, Programming and Erasing, and the data is read in Read cycles (THB), and programming and data erasure takes 0 seconds in Write cycles (MT).
Программирование данных в блоке 1 пам ти возможно только в том случае , когда установлен сигнал разрешени работы формировател 10 цик5 ла, сформированный-регистром 12 режимов . Режим стирани данных в блоке 1 пам ти возможен только в том случае, когда установлены сигнал разрешени стирани и сигнал разреп шени работы формировател 10 цикла, сформированные регистром 12 режимов. Сигналы на выходах регистра 12 режимов могут быть установлены и сброшё-i ны в цикле Запись. Кроме этого, регистр 12 режимов сбрасьтаетс приThe programming of data in memory block 1 is possible only when the enable signal of the operation of the generator 10 of the cycle 5, formed by the register of 12 modes, is set. The mode of erasing data in memory block 1 is possible only when the erase enable signal and the ramp signal of the shaper 10 are formed, which are generated by a register of 12 modes. The signals at the outputs of the register of 12 modes can be set and reset in the Record cycle. In addition, the register of 12 modes is reset when
5 по влении сигнала Установка (УСТ). При этом возможно только считывание данных из устройства.5 Signal Appearance Setup (SET). It is only possible to read data from the device.
В цикле Чтение процессор устанавливает на информационньк входах/ выходах устройства адрес одной из из чеек пам ти блока 1 пам ти устройства , который через шинный формирователь 4 данных и регистр 3 ад-i. реса транслируетс на шину адреса устройства.. Далее по сигналу Обмен (ОБМ), который транслируетс через блок 7 синхронизации в устройство, происходит стробирование адреса в регистре 3 адреса. Адрес: поступает.In the Read loop, the processor sets the information on the device I / O to the address of one of the memory cells of the device memory 1, which is via the data bus 4 and the ad-i register 3. Rece is transmitted to the device address bus. Next, the Exchange signal (MBP), which is broadcast via synchronization unit 7 to the device, gates the address in the address register 3. Address: arrives.
0 на входы адреса блока 1 пам ти, входы первого дешифратора 5 адреса устройства , входы второго дешифратора 6 адреса устройства, на вторую группу входов дешифратора 11. При этом0 to the inputs of the address of block 1 of memory, the inputs of the first decoder 5 device addresses, the inputs of the second decoder 6 device addresses, to the second group of inputs of the decoder 11. In this case
5 адрес дешифрируетс первым дешифратором 5 адреса устройства, причем старший адрес поступает на старший адресный вход блока 1 пам ти. Сигна05, the address is decrypted by the first decoder 5 of the device address, with the major address being sent to the senior address input of the memory unit 1. Signal0
33
лы дешифрации модулей пам ти с выходов первого дешифратора 5 поступают на первую группу входов дешифратора 11, в результате чего устанавливаетс сигнал выбора только требуемого модул пам ти. Кроме того, сигнал Чтение через блок 8 управлени транслируетс на вход считьшани шинного формировател 4 данных, на первые входы дешифратора 11 и формировател 9 сигнала ответа. При этом на выходе дешифратора 11 устанавливаетс сигнал Выбор выхода блока 1 пам ти, в результате чего происходит считывание данных из чейки пам ти выбранного модул пам ти через шинньй формирователь 4 данных После этого на выходе формировател 9 сигнала ответа устанавливаетс сигнал Ответ (ОТВ), в результате чего в устройстве прекращаетс считывание данных из чейки пам ти блока 1 пам ти, происходит переключение шинного формировател данных 4 и тем самым заканчиваетс цикл Чтение их блока 1 пам ти устройства.The decryption modules of the memory from the outputs of the first decoder 5 are fed to the first group of inputs of the decoder 11, as a result of which a signal is established to select only the required memory module. In addition, the read signal is transmitted through the control unit 8 to the input of the bus driver of the data 4, to the first inputs of the decoder 11 and the driver 9 of the response signal. The output of the decoder 11 sets a signal. Selecting the output of the memory block 1, as a result of which data is read from the memory cell of the selected memory module through the bus data 4, the output of the response signal generator 9 is set to the Response signal, as a result, the device stops reading data from the memory cell of memory 1, the bus driver 4 is switched, and thus the reading of their memory device 1 of the device ends.
Занесение данных в регистр 12 режимов происходит в цикле Запись, причем в адресной части цикла трансл ци адреса в устройство происходит аналогично циклу Чтение, но адрес дешифрируетс первым дешифратором 5 адреса устройства так, что на его выходе устанавливаетс сигнал разрешени работы второго дешифратора 6 адреса устройства, на входы которого в этом случае не нужно подавать m старших разр дов адреса, необходимых дл выбора банка внешних устройств . На выходе второго дешифратора 6 адреса устройства устанавливаетс сигнал разрешени работы устройства , по которому данные записываютс в. регистр 1 2 режимов при наличии сигнала Запись устройства, который через блок 8 управлени поступает на вход записи регистра режимов 12. В результате на выходе формировател 9 сигнала ответа устанавливаетс сигнал ОТВ, которьм сообщает процессору о том, что запись данных в регистр 12 режимов произошла. Цикл Запись закончен.Data is entered into the register of 12 modes in a write cycle, in the address part of the cycle the address translation into the device is similar to the Read cycle, but the address is decrypted by the first decoder 5 of the device address so that its output sets the enable signal of the second decoder 6 device address, the inputs of which in this case do not need to apply m high-order address bits necessary for selecting a bank of external devices. At the output of the second device address decoder 6, a device operation enable signal is set, on which data is written to. register 1 2 modes in the presence of a signal Recording device, which through the control unit 8 is fed to the input of the record of the mode register 12. As a result, an output signal is set at the output of the response signal generator 9, which informs the processor that the data recording in the mode register 12 has occurred. Cycle Recording is over.
Перед началом программировани блока 1 пам ти устройства процессор в цикле Запись в регистр 12 режимов пересьшает данные таким образом что на выходе регистра 12 режимовBefore programming the memory block 1 of the device, the processor starts in a cycle. Writing 12 modes to the register transforms the data so that the output of the register is 12 modes
25693 25693
устанавливалс сигнал разрешени работы формирователей 10 цикла. Сигнал разрешени стирани при этом отсутствует. Далее процессор начинает цикл Запись в блок 1 пам ти устройства.a permission signal was set for operation of the formers of the 10th cycle. There is no erase enable signal. Next, the processor starts the cycle Write to memory device 1 of the device.
Процессор устанавливает адрес выбранной чейки пам ти, которыйThe processor sets the address of the selected memory location, which
10 через шинньй формирователь данных 4 транслируетс на входы регистра 3 адреса, далее дешифрируетс первым дешифратором 5 адреса и дешифратором 11, причем дешифратор 11 ус15 танавливает один из сигналов Выбор кристалла, выбирающего модуль пам ти соответствующий чейки пам ти, в которую будет производитьс запись данных. По сигналу ОБМ адрес стро2Q бируетс в регистре 3 адреса устройства , а записываемые данные через шинньй формирователь данных 4 поступают на входы регистра 2 данных. Далее по сигналу Запись, который10 is transmitted through the data driver 4 to the inputs of the address register 3, then decrypted by the first address decoder 5 and the decoder 11, and the decoder 11 sets one of the signals to select the chip that selects the memory module of the corresponding memory cell to which the data will be recorded. According to the signal of the exchange rate, the address is built in the register 3 of the device address, and the recorded data through the bus driver 4 is fed to the inputs of the register 2 of the data. Next on the Record signal, which
25 транслируетс через блок управлени 8 на входы формировател 10 цикла и формировател 9 сигнала ответа, формируетс сигнал цикла (СЦ,) низкого активного уровн , который пос3025 is transmitted through the control unit 8 to the inputs of the cycle generator 10 and the response signal generator 9, a low active level cycle signal (SC) is generated, which is sent 30
тупает на вход записи регистра 2blunt to the entry of register 2
4040
данных. При этом данные, наход щиес на его входах, запоминаютс в нем на все врем действи (СЦ;,), после этого устройство устанавливает сиг- нал ОТВ, сигнализирующий, что дан ные записаны в регистр 2 данных устройства . Сигнал Запись устройства снимаетс . Это приводит к тому, что на выходе формировател 10 цикла устанавливаетс сигнал цикла (СЦ; высокого активного уровн , который поступает на вход разрешени работы шинного формировател 4 данных и на вход считывани регистра 2 данных. При этом шинный формирователь 4 данных отключаетс и его выходы пере- вод тс в высокоимпедансное состо ние , кроме этого разрешаетс считывание данных из регистра 2 данных. При установке цикла низкого актив-data. In this case, the data at its inputs are stored in it for the duration of the operation (SC ;,), after that the device sets the TSS signal, indicating that the data is recorded in the device data register 2. Signal Record device removed. This causes the cycle signal generator 10 to set a cycle signal (SC; high active level, which is fed to the data enable input of the data bus 4 and the data register 2 read input. At the same time, the data bus 4 is turned off and its outputs go - water in the high-impedance state, besides this, reading of data from data register 2 is permitted.
ного уровн на выходе формировател 10 цикла запрещаетс работа блока 8 управлени , снимаетс сигнал ОТ7 вет и тем самым заканчиваетс цикл Запись. При этом напр жение прог55 раммировани U,E подаетс на вход напр жени программировани блока 1 пам ти на врем программировани . С момента подачи напр жени At the output level of the cycle former 10, the operation of the control unit 8 is inhibited, the signal OT7 is removed and thus the cycle of the Record ends. In this case, the programming voltage U55, E, is supplied to the input voltage of the programming unit 1 of the memory at the time of programming. From the time the voltage is applied
4545
программировани 1} на вход блока 1 пам ти в нем начинаетс запись данных в чейку пам ти выбранного модул пам ти. По окончании записи в чейку пам ти блока 1 пам ти снимаетс сигнал СЦ и напр жение программировани и с выхода напр жени программировани блока 1 пам ти устройства.programming 1} to the input of memory block 1 in it starts writing data to the memory cell of the selected memory module. Upon completion of writing to the memory cell of the memory 1, the SC signal and the programming voltage are output from the programming voltage output of the device 1 memory.
Стирание информации в устройстве осуществл етс одновременно во всех чейках выбранного модул пам ти блока 1 пам ти. Перед началом стирани в цикле Запись в регистр 12 режимов пересылают данные таким образом , что на выходах регистра 12 режимов устанавливаютс сигнал разрешени работы формировател 10 цикла и сигнал разрешени стирани , который поступает на вход дешифратора 11. При этом на вход выбора выхода блока 1 пам ти подаетс напр жение стирани и устройство под- тотавливаетс к режиму стирани информации в блоке 1 пам ти. Стирание одного модул пам ти осуществл етс в цикле Запись данных в блок 1 пам ти. Состо ние сигналов на информационных входах/выходах и адресных входах блока 1 пам ти во врем стирани безразлично. Дл стирани всех модулей пам ти устройства процессов выполн ет R циклов Запись в блок 1 пам ти, где R - общее числ модулей пам ти. По окончании стира- НИЛ информации в блоке 1 пам ти устройства процессор в цикле Запись в регистре 12 режимов пересылает данные, которые запрещают режим стирани в устройстве и запрещают работу формировател 10 цикла.Erasing information in the device is carried out simultaneously in all cells of the selected memory module of memory block 1. Before the start of erasing in the cycle. Record in the register 12 modes send data in such a way that the outputs of the register 12 modes set the enable signal of the shaper 10 and the erase enable signal, which is fed to the input of the decoder 11. At the same time, the output of the output of memory 1 is selected. the erase voltage is applied and the device is pushed to the erase mode in the memory block 1. Erasing one memory module is performed in a cycle Writing data to memory block 1. The state of the signals at the information I / Os and address inputs of memory 1 during the erasure is indifferent. To erase all the memory modules of the process unit, it executes R cycles Writing to memory block 1, where R is the total number of memory modules. After the erasing of information in block 1 of the device memory is completed, the processor in the cycle Writing in the register of 12 modes sends data that prohibits erase mode in the device and prohibits the operation of the generator 10 of the cycle.
При подаче сигнала Регенераци устройство отключаетс и не мешает регенерации ОЗУ при наличии его в системе.When the Regeneration signal is given, the device shuts down and does not interfere with the regeneration of RAM if it is in the system.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874206609A SU1425693A1 (en) | 1987-03-04 | 1987-03-04 | Storage |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874206609A SU1425693A1 (en) | 1987-03-04 | 1987-03-04 | Storage |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1425693A1 true SU1425693A1 (en) | 1988-09-23 |
Family
ID=21289494
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU874206609A SU1425693A1 (en) | 1987-03-04 | 1987-03-04 | Storage |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1425693A1 (en) |
-
1987
- 1987-03-04 SU SU874206609A patent/SU1425693A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свид,етельство СССР № 117782U, кл. G 06 F 13/OU, 1982. Авторское свидетельство СССР № 1236493, кл . G U6 F 13/16, 1983. Запоминающее устройство Электроника МСЗ 4U4.U2 GK0.305.026 ТУ, паспорт 3.065.U16 ПС. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0764330B1 (en) | Eeprom array with flash-like core | |
US5778440A (en) | Floating gate memory device and method for terminating a program load cycle upon detecting a predetermined address/data pattern | |
US5369754A (en) | Block specific status information in a memory device | |
KR20000062264A (en) | Bank architecture for a non-volatile memory enabling simultaneous reading and writing | |
US8423701B2 (en) | Flash memory device with a low pin count (LPC) communication interface | |
JP2000163988A (en) | Semiconductor storage device | |
EP1994534B1 (en) | Memory device distributed controller system | |
JPH0664913B2 (en) | EEPROM type memory device | |
JP2001084780A (en) | Nonvolatile semiconductor memory | |
US5765002A (en) | Method and apparatus for minimizing power consumption in a microprocessor controlled storage device | |
US5748939A (en) | Memory device with a central control bus and a control access register for translating an access request into an access cycle on the central control bus | |
JPH07141478A (en) | Passive unit counting integrated circuit | |
SU1425693A1 (en) | Storage | |
EP0215455B1 (en) | Write circuit for an erasable programmable read only memory device of a microcomputer | |
US20040001366A1 (en) | Device and method for reading non-volatile memories having at least one pseudo-parallel communication interface | |
US6622201B1 (en) | Chained array of sequential access memories enabling continuous read | |
JP2636449B2 (en) | Microcomputer | |
EP0829044B1 (en) | Floating gate memory device with protocol to terminate program load cycle | |
SU1136172A1 (en) | Device for checking programs | |
SU1589282A1 (en) | Memory controller | |
SU1001173A1 (en) | Dynamic semiconductor storage | |
RU1800481C (en) | Device for controlling dynamic storage | |
SU1065886A1 (en) | Dynamic storage | |
SU1243033A1 (en) | Storage | |
SU1434443A1 (en) | Arrangement for direct access to memory |