SU1432536A1 - Устройство дл сопр жени К процессоров с М периферийными устройствами - Google Patents

Description

4 СО N) Сл

СО Од

мейства микроЭВМ Электроника-60, и ориентирована на использование иниI Изобретение относитс  к области вычислительной техники и предназначено дл  создани  многомашинных систем с общим полем периферийных устройств .

Цель изобретени  - повышение производительности и сокращение аппаратурных затрат.

На фиг.1 приведена структурна  схема устройства дл  св зи К процес- I соров с М периферийными устройства- ми; на фиг.2 - пример технической реализации ключей приема-передачи информации; на фиг.З и 4 - функциональ- 5 мирователей 31,,..., 31 и  вл ютс  ные схемы возможных вариантов выполнени  регистра кода номера процес- icopa и селектора} на фиг.З - пример подключени  регистра состо ни  пе- риферийных устройств при помощи клю- 20 чей ввода данных к каналам ввода-вы- вода процессоров применительно к ин- |терфейсу обща  шина микроЭВМ Элек- |троника-60.вателей 31,,

циативных периферийных устройств 18. в режиме обмена информацией по прерыванию . Каждьй у ключ 20;. приема- передачи информации (,2, ,2) содержит 4 шинных формировател  31 , ,0., 32. Кроме того, в состав каждого ключа 20-,- приема-передачи информации вход т элемент ИЛИ 32, а также элементы И 33 и 34. Первые входы элементов И 33 и 34 объединены с входами выбора кристалла ВК шинных форуправл ющим входом ключа 20.- приема- передачи информации, второй вход элемента И 33 подключен к второму входу- выходу В третьего шинного формировател  31; второй вход элемента И 34 подключен к второму входу-выходу 2В четвёртого шинного формировател  ЗЦ. Входы выбора шины ВШ шинных формиро31 и 31з

объединены и

Устройство дл  сопр жени  К про- 25 подключены к шине ввода-вывода соот14325362

мейства микроЭВМ Электроника-60, и ориентирована на использование иниециативных периферийных устройств 18. в режиме обмена информацией по прерыванию . Каждьй у ключ 20;. приема- передачи информации (,2, ,2) содержит 4 шинных формировател  31 , ,0., 32. Кроме того, в состав каждого ключа 20-,- приема-передачи информации вход т элемент ИЛИ 32, а также элементы И 33 и 34. Первые входы элементов И 33 и 34 объединены с входами выбора кристалла ВК шинных формирователей 31,,..., 31 и  вл ютс  вателей 31,,

управл ющим входом ключа 20.- приема- передачи информации, второй вход элемента И 33 подключен к второму входу- выходу В третьего шинного формировател  31; второй вход элемента И 34 подключен к второму входу-выходу 2В четвёртого шинного формировател  ЗЦ. Входы выбора шины ВШ шинных формиро1 ,,..., 31 и  вл ютс 

31 и 31з

объединены и

шине ввода-вывода соот

35

|цессоров с М периферийными устройствами (фиг.1) содержит К блоков 1 св - |зи с процессором 21 через канал 3 1ввода-вывода процессора (,К),каж- ЙБЙ из которых включает одновибратор 30 14, регистр 5 номера процессора, ре- гистр 6 номера периферийного устройства , первый выходной ключ 7, эле- Иент И 8, триггер 9, второй выходной ключ 10, регистр 11 состо ни , блок :12 пересчета, содержащий элемент ИЛИ ;13, К одновибраторов 14, генератор |15 импульсов, элемент И 16 и счет- ик 17, М периферийных устройств 18, Н блоков 19 св зи с периферийным устройством , каждьй из которых включает К ключей 20J1приема-передачи информации (i 1 ,К., j f7M), элемент ИЛИ . 21, селектор 22, элемент ИЛИ 23, регистр 24 номера процессора, дешифратор 25, элемент И 26, М регистров 27 Кода номера процессора, шину 28 номеров процессоров, шину 29 номеров периферийных устройств, К ключей 30 рвода данных.

ветствующего периферийного устройства 18I, а вход выбора шины ВШ шинного формировател  31 подключен к шине нулевого потенциала устройства.

На фиг.2 вьщелены из входа выхо- да В третьего шинного формировател  31 сигнал требовани  прерывани  ТРП и сигнал предоставлени  прерывани  периферийным устройством ППРО. Выходной сигнал элемента ИЛИ 32 используетс  в качестве сигнала предоставлени  прерывани  ГШР 1 дл  следующего по приоритету подключени  периферийного устройства 18: ключа 20; прие- д- ма-передачи информации. Эта св зь отражает специфику распространени  сигнала 1ШР 1 дл  данного конкретного примера технической реализации, поэтому носит частный характер.

Регистр 27. кода номера процессо/ лп г

45

ра (фиг.З) содержит кнопки 35,,..., ..., 351, номера процессора, число которых на единицу больше числа К процессоров, шифратор 36, элемент ИЛИ 37, элемент 38 задержки и одноКлючи 20;,-приема-передачи информа- вибратор 39, ции дл  случа  реализации св зи меж- Селектор 22 (фиг.4) содержит раду двум  процессорами 2 и двум  пе-гистр 40 номера периферийного уст- риферийными устройствами 18j пред-ройства, элемент 41 сравнени  и од- ставлены на фиг.2, Функциональна новибратор 42.

«Л

схема приведена применительно к процессорам 2i; с каналом ввода-вьшода типа обща  шина, построенному в со-, ответствии с интерфейсом Q - BUS сеКлюч 30 ввода (фиг. 5) содержит шинные формирователи 43,,.., ..,, 43j, селектор 44 адреса, триггер 45 и элемент И 46,

5

0

ветствующего периферийного устройства 18I, а вход выбора шины ВШ шинного формировател  31 подключен к шине нулевого потенциала устройства.

На фиг.2 вьщелены из входа выхо- да В третьего шинного формировател  31 сигнал требовани  прерывани  ТРП и сигнал предоставлени  прерывани  периферийным устройством ППРО. Выходной сигнал элемента ИЛИ 32 используетс  в качестве сигнала предоставлени  прерывани  ГШР 1 дл  следующего по приоритету подключени  периферийного устройства 18: ключа 20; прие- - ма-передачи информации. Эта св зь отражает специфику распространени  сигнала 1ШР 1 дл  данного конкретного примера технической реализации, поэтому носит частный характер.

Регистр 27. кода номера процессо/ лп г

5

ра (фиг.З) содержит кнопки 35,,..., ..., 351, номера процессора, число которых на единицу больше числа К процессоров, шифратор 36, элемент ИЛИ 37, элемент 38 задержки и одно вибратор 39, Селектор 22 (фиг.4) содержит рагистр 40 номера периферийного уст- ройства, элемент 41 сравнени  и од- новибратор 42.

Ключ 30 ввода (фиг. 5) содержит шинные формирователи 43,,.., ..,, 43j, селектор 44 адреса, триггер 45 и элемент И 46,

Супщость изобретени  заключаетс  в использовании дл  сопр жени  процессоров 2j (i 1, К) и периферий- ных устройств 18; (j 1,М) общей дл  всей системы шины 28 номеров процессоров и шины 29 номеров периферийных устройств, которые предоставл ютс  в распор жение одного из процессоров 2- при помощи блока 12 пересчета на врем , необходимое дл  установлени  всех возможных и требуемых процессору 2j св зей; При этом каждьй процессор 2 имеет возможность проанализировать имеющийс  резерв пери- . ферийных устройств 18,, зан тость которых отображаетс  содержимьм общего и доступного дл  всех процессоров регистра 11 состо ни , а подключение

процессора 2 - осуществл етс  соответствующим блоком 19 св зи с периферийным устройством после поступлени 

незан того j-ro периферийного устрой- 2о положим, это процессор 2 ,) последний ства к каналу 3,- ввода-вьтода данного через канал ввода-вьшода 3, вьщает

в регистр 5 номера процессора блока 1 св зи с процессором код своего номера - код единицы. Ненулевое сос- в него по соответствующим общесистем- 25 то ние регистра 5 номера процессора ным шинам 28 и 29 из -процессора 2, через его блок 1 св зи с процессором кода номера процессора и кода номера периферийного устройства, что обеспечивает установление двунаправленной зо гистра 5 снимаетс  и, следовательно,

подготавливает элемент И 8 дл  прохождени  через него сигнала синхронизации запроса от блока 12 пересчета . При по влении этого сигнала им- „. пульсом с выхода одновибратора 14,

OD

 вл етс  признаком запроса процессором 2 на установление св зи с пери- фepийны и устройствами. При этом сигнал нулевого состо ни  на выходе реи бесконфликтной св зи между ними.

Устройство обеспечивает сопр жение К процессоров 2 - с М периферийны45

ми устройствами 18j в трех режимах установлени  св зи: по инициативе процессора 2|, по инициативе периферийного устройства 18., при реконструкции структуры системы под управлением одного из про цессоров.

При первоначальном запуске системы Q все процессоры 2; (,К) по программам начального пуска обнул ют содержимое регистров номера процессора 5 и номера периферийного устройства 6 cooтвeтcтвyюш x блоков 1- св зи с процессором . При этом устанавливаютс  в нулевое состо ние все триггеры 9, что обеспечивает отсутствие сигналов на входах элемента ИЛИ 13 и, следовательно , на его выходе, поэтому элемент И 16 открыт дл  прохождени  через него импульсов от генератора 15 импульсов на вход счетчика 17 блока 12 пересчета. Счетчик 17 представл ет собой кольцевой счетчик на базе сдвигового регистра, в один из разр дов которого при включении блока 12 пересчета (при включении питани ) заноситс  сигнал логической 1, ко50

55

происходит переключение триггера 9 блока 1, св зи с процессором, выходной сигнал которого поступает через первый элемент ИЛИ 13 на вход элемента И 16, запира  его и тем самым приостанавлива  работу блока 12 пересчета . Одновременно выходной сигнал триггера 9, поступив на управл ющие входы выходных ключей 7 и 10, осуществл ет подключение выходов регистра 5 номера процессора к шине 28 номеров процессоров и вьпсода регистра 6 номера периферийного устройства - к шине 29 номеров периферийных устройств.

Одновременно сигнал с выхода триггера 9 поступает на управл ющий вход ключа 30 ввода данных, который подключает выход регистра 11 состо ни  к каналу 3 ввода-вьшода.

Сигнал переключени  триггера 9 поступает также через канал 3, ввода-вывода в процессор 2,, оповеща  о том, что в его распор жение предостора  благодар  обратной св зи с выхода сдвигового регистра, циркулирует в счетчике 17 под действием управл ющих импульсов на его синхро- входе. При этом на выходах одновибра- торов 14f (,K) поочередно по вл ютс  импульсы, поступающие на входы элементов И 8 блоков св зи с

процессором. Выходные сигналы блока 12 пересчета (с выхода одновибрато- ра 14|) синхронизируют очередность установлени  св зи по запросам процессоров 2j, поэтому дл  уменьшени 

задержки установлени  св зи частота генератора 15 импульсов выбираетс  максимально возможной.

При установлении св зи по инициативе одного из процессоров 2. (пред-.

в регистр 5 номера процессора блока 1 св зи с процессором код своего номера - код единицы. Ненулевое сос- то ние регистра 5 номера процессора гистра 5 снимаетс  и, следовательно,

 вл етс  признаком запроса процессором 2 на установление св зи с пери- фepийны и устройствами. При этом сигнал нулевого состо ни  на выходе ре

происходит переключение триггера 9 блока 1, св зи с процессором, выходной сигнал которого поступает через первый элемент ИЛИ 13 на вход элемента И 16, запира  его и тем самым приостанавлива  работу блока 12 пересчета . Одновременно выходной сигнал триггера 9, поступив на управл ющие входы выходных ключей 7 и 10, осуществл ет подключение выходов регистра 5 номера процессора к шине 28 номеров процессоров и вьпсода регистра 6 номера периферийного устройства - к шине 29 номеров периферийных устройств.

Одновременно сигнал с выхода триггера 9 поступает на управл ющий вход ключа 30 ввода данных, который подключает выход регистра 11 состо ни  к каналу 3 ввода-вьшода.

Сигнал переключени  триггера 9 поступает также через канал 3, ввода-вывода в процессор 2,, оповеща  о том, что в его распор жение предоставлены общесистемные средства системы . По этому сигналу процессор 2 считывает содержимое регистра 11 сос : то ни  и анализирует содержимое разр дов , закрепленных за периферийными устройствами 18-, с которыми процессору 2 требуетс  установить св зь. :Если эти устройства не зан ты, приз- ;наком чего  вл етс  наличие логичес- I кой 1 в соответствующих разр дах I регистра 1 состо ни , то процессор |2 последовательно задает через ка- j нал 3 ввода-вьтода в регистр 6 но мера периферийного устройства коды I номеров требуемых процессору 2 пе- |риферийных -устройств 18,. Предполо- |Жим, что процессору 2, требуетс  не- :зан тое другим процессорами 2у (i И 2,К) периферийное устройство 18,. 1Тогда он вьщает в регистр 6 номера периферийного устройства блока 1 |св зи с процессором код единицы, ко- |торый поступает через открЪ1тьй вы- |ходной ключ 10 на шину 28 номеров периферийных устройств. Этот код распознаетс  селектором 22 блока 19 ;Св зи с периферийным устройством, ;На выходе селектора 22 формируетс  римпульс, которьй через элемент ИЛИ рЗ поступает на вход регистра 24 Номера процессора и синхронизирует запись в него кода номера первого оцессора 2, поступающего на информационный вход регистра 24 номе- jpa процессора с шинь 28 номеров процессоров через элемент ИЛИ 21. В со- Ьтветствии с кодом номера 2 на пер- вом выходе дешифратора 25 по вл етс  сигнал логической 1, поступаю- 1ций на управл ющий вход ключа приема йередачи информации 20, , по которому ключ приема-передачи информации 20 осуществл ет подключение 1аины йвода-вывода периферийного устройства 18 к каналу 3 ввода-вьгоода Процессора 2 . Одновременно на (К+1)-м выходе дешифратора 25 по в- .п етс  сигнал логического О поступающий в виде признака зан тости периферийного устройства 18 в регистр 11 состо ни . На этом сопр жение периферийного устройства 18, С процессором 2, завершаетс  и даль нейюий обмен информацией между ними ведетс  по правилам интерфейса процессора 2,

Аналогично устанавливаетс  св зь процессора 2 и с другими периферий

5

0

5

0

5

0

5

0

5

ными устройствами 18- (j 2,М) последовательной выдачей кЬдов их номеров в регистр 6 номера периферийного устройства Из следовательно, на общесистемную шину 28 номеров периферийных устройств. После установлени  двусторонней св зи с требуемым процессору 2 периферийным устройст- вом он освобождает общесистемные средства следующим образом: сначала процессор 2 выдает в первьй регистр 5 номера процессора нулевой код, сигнал признака которого запирает элемент И 8, затем процессор 2, заносит в регистр 6 номера периферийного устройства нулевой код, по сигналу признака которого одновибратор 4 формирует сигнал, переключающий в нулевое состо ние триггер 9. Последний , переключившись, запирает первой 7 и второй 10 выходные ключи осво- бо ода  тем самым шины номеров процессоров 28 и периферийных устройств 29.Одновременно сигнал переключени  триггера 9 через элемент ШШ 13 открывает элемент И 16 дл  прохождени  импульсов синхронизации на вход счетчика 17 и разрешает тем самым дальнейшую работу блока 12 пересчета.

Сопр жение других процессоров 2,- с оставшимис  свободными периферийными устройствами 18.- осуществл етс  аналогично описанному.

Аналогично описанному осуществл етс  и освобождение периферийных устройств 18.- по инициативе процессора 2, после завершени  обмена информа-. цией между ними. При этом процессор вьщает в регистр 5 номера процессора код своего номера, а после предоставлени  в его распор жение общесистемных средств установлени  св зей выдает в этот же регистр 5 нулевой код, а в регистр 6 номера периферийного устройства - последовательность кодов номеров освобожденнмк процессором 2j периферийных устройств 18 , В результате во все регистры 24 номера процессора блоков l9j св зи с осво- бо здаемыми периферийными устройства- ми 18) заноситс  нулевой код, по которому на (1-К)-м выходах дешифрато- ра 25 сигналы логической 1 снимаютс , чем обеспечиваетс  отключение ключами - 20,,... 20 | приема-передачи информации периферийных устройств 18i от каналов 3 -ввода-вывода процессоров 2,, на (К+1)-м выходе дещифратора 25 формируетс  сигнал логической 1, который заноситс  в регистр 11 состо ни  в качестве признака незан тости соответствующего периферийного устройства 18.

Таким образом, процессы установлени  и прекращени  св зи с периферийными устройствами 18- по инициативе данного процессора 2 осуществл ютс  единообразно, причем очевидно, что эти процессы могут быть совмещены в одном такте вьщелени  данному процессору 2 общесистемных ресурсов уста10

общесистемных ресурсов последовател ной вьщачей кодов номеров процессоров (своего и всех последующих), а также кодов номеров периферийных устройств 18- в соответствующий бло 1 св зи с процессором осуществл ет распределение всех требуемых перифе рийных устройств 18/ между процессо рами системы, причем процесс реконфигурации происходит аналогично том как устанавливаетс  св зь процессор

2j с периферийными устройствами 18 по инициативе процессора 2-, только

новлени  св зи, В режиме установлени  5 двусторонние св зи устанавливаютс 

св зи по инициативе периферийного

под управлением одного центрального процессора 2),

устройства 18; на группе вькодов соответствующего регистра 27- кода номера процессора по вл етс  код номера процессора 2-, с которым необходима св зь периферийному устройству 18 (точнее оператору-пользователю через посредство данного периферийного устройства 18 ), а на выходе регистра 27. кода номера процессора по вл етс  сигнал синхронизации, который через элемент ИЛИ 23 поступает на вход регистра 24 номера процессора и обеспечивает запись в него поступившего через элемент ИЛИ 21 кода номера процессора 2j, в это же врем  сигнал синхронизации с выхода регистра 27 кода номера процессора попадает на вход элемента И 26 и закрьшает его, преп тству  прохождению кода номера процессора на вход элемента ИЛИ 21 с шины 28 номеров процессоров. В результате блок 19 св зи с периферийным устройством осуществл ет подключение периферийного устройства 18 ,. к каналу 3, ввода-вьшода процессора 2;. Дальнейший обмен информацией между процессором 2 ,- и периферийным устройством 18 . определ етс  логикой работы периферийного устройства 18: и интерфейса процессора 2,-. Прекращение обмена информацией между ними осуществл етс  по инициативе периферийного устройства 18. путем выдачи из соответствующего регистра 27- формировани  кода номера процессора нулевого кода.

Реконфигураци  структуры системы может осуществл тьс  под управлением одного из процессоров 2., работа которого св зана с решением главной функциональной задачи системы. При этом центральный процессор 2 j после предоставлени  в его распор жение

;

общесистемных ресурсов последовательной вьщачей кодов номеров процессоров (своего и всех последующих), а также кодов номеров периферийных устройств 18- в соответствующий блок 1 св зи с процессором осуществл ет распределение всех требуемых периферийных устройств 18/ между процессорами системы, причем процесс реконфигурации происходит аналогично тому, как устанавливаетс  св зь процессоров.

0

под управлением одного центрального процессора 2),

Рассмотрим более подробно работу ключей 20;j приема-передачи информа- .. ции (фиг./). Каждьп шинный формирователь 31,,..., 31, имеет двунаправ- ленньй вход-выход В с трем  устойчивыми состо ни ми. В исходном состо нии при отсутствии сигнала на управ- 5 л ющем входе ключа 20. приема-передачи (на входах ВК шинных формирователей 31,,..., 31) входы-выходы В

шинных формирователей 31, наход тс  в

состо нии разрьш.

314

ха

30

35

40

45

50

55

рактеризующимс  отсутствием св зей между входами А и выходами С и входами-выходами В шинных формирователей 31 ,..., 314 При отсутствии сигнала на управл ющем входе ключа 20 .-, Приема-передачи информации элемент И 33 заперт, а элемент И 34 открыт дл  прохождени  через него и затем через элемент ИЛИ 32 сигнала предоставлени  прерьшани  от активного устройства (процессора 2.) ППР1 на следующие ключи 20jj приема-передачи ин- формации периферийных устройств 18.- более низкого приоритета подключени  к каналу 3 , ввода-вьшода данного процессора 2;. Таким образом, в исходном состо нии ключ 20 ,. приема-передачи информации обеспечивает полное от- ключение шины ввода-вывода соответствующего периферийного устройства 18; от канала ввода-вывода процессора 3j, не преп тству  распространению служебных сигналов интерфейса процессора 2( (ППР1).

При поступлении на управл ющий вход к.точа 20 приема-передачи информации сигнала с первого выхода дешифратора 25 блока 19, св зи с периферийным устройством во всех шинных формировател х 31, ..., 31 осуществл етс  подключение входа-выхода В с выходом Cj поскольку на входы выбора шины ВШ шинньгх формирователей 31,0,.5 31 подан сигнал логического О (сигнал синхронизации пассивного устройства СШ1 отсутствует ).

Одновременно сигнал с управл ю™ щего входа ключа 20, приема-переда I чи информации запирает элемент И ,34 и подготавливает к прохождению сигнала элемент И 33. Дальйейзиий обмен I информацией через ключ 20,, приемапрерывани  nnPlj а именно: сигнал предоставлени  прерывани  от пассивного устройства ППРО поступает по шине ввода-вывода периферийного устройства 18 через третий шинный фор мирователь 31-, через открытый элемент И 33 и элемент РШИ 32 на следующий по приоритету подключени  ле- риферийного устройства IS, ключ 20 приема-передачи информации в качестве сигнала предоставлени  прерывани  ППР1, Аналогично описанному осуществл етс  установление св зи межцу

20

передачи информад1-ш определ етс  fg процессором 2 и периферийным уст- ранным режимом обмена (слнхронньй,

i асинхронный ИЛИ прерьпзанне), Предположим; , что обмен начинаетс  по инициI ативе периферийного устройства 18

I в режиме работы по прерыванию вычис лительного процесса з процессоре 2 , В этом случае при готовности периферийного устройства IS, к обмену на

i его шине ввода-вывода (перовом входе

I А) фop шpyeтc  сигнал требовани  пре- 25

I рывани  ТРП, сопровойщаемьй сигналом

Гсинхронизации .пассивного устройства

СИП. Сигнал СИП, поступив на входы I выбора шины ВШ шинных формирователей 31,.,,, 31, обеспечивает переклю- чение соединени  входа-вьжода В с I входом Аи, следовательно, поступление сигнала ТРП через канал I да-вывода в процессор 2 ,,, прерыва  ;выполнение текущей программы, В ответ на сигнал прерьшани  ТРП процес- :сор 2, вьщает через канал 3 ввода- ;вывода сигнал предоставлений преры- Iвани  Ш1Р1J который поступает через четвертьй шинньй формирователь 31 :на шину ввода-вывода периферийного устройства 18, (через выход С), По этому сигналу периферийное устройство 18 запрещает распространение сигнала 1ШР1 по каналу процессора

30

35 i

ройством ISj, либо между процессором 2 и периферийньми устройствами 18 и/или 18. Очевидно, что приоритет подключени  денного периферийного устройства 18; по отношению к другим подключаемьм к тому же каналу 3 ввода-вывода процессора периферийным устройством 18. дл  каждого процессо ра 2 может быть различным.

Аналогично стро тс  и выходные ключи 7 и 10 каждого блока 1 св зи с процессором. При этом входы выбора шины ВШ всех шинных формирователей подключаютс  к потенциалу логического О, что обеспечивает работу выходных ключей 7 и 10 только на вывод информации, а управление их работой осуществл етс  сигналами триггера 9, выход которого подключаетс  к входам выбора кристалла ВК. всех шинных фор40

45

|мирователей.

Регистр 27, кода номера процессора работает следу1с цим образом (фиг.3 При нажатии кнопки 35; с номером про цессора 2:, с которым требуетс  уста новить св зь данному периферийному устройству 18, на выходе шифратора 36 формируетс  соответствукиций номе ру кнопки 35i (i - О,К) код номера процессора 2|, поступающий на выход регистра 27 кода номера процессора. Одновременно сигнал от кнопки 35 , поступает через элемент ИЛИ 37 на вход элемента 38 задержки. Через вре м , достаточное дл  срабатывани  шиф ратора 36, на выходе элемента 38 задержки формируетс  сигнал, по которо му на выходе одновибратора 39 по вл  етс  импульс, поступающий на выход регистра 27. кода номера процессора,

2 И выставл ет на входы А шинных формирователей адрес вектора прерывани , который через канал 3, ввода- вывода поступает з процессор 2 , в качестве начального адреса программы обмена информацией с данным периферийным устройством 18,.

Дальнейший обмен информащгей между процессором 2 , и периферийным устройством 18, осуществл етс  порци ми (cимвoлa ш) по ка;едому сигналу ТРП и завершаетс  в периферийном устройстве 18, сн тием запрета на распространение сигнала предостав/1ени 

прерывани  nnPlj а именно: сигнал предоставлени  прерывани  от пассивного устройства ППРО поступает по шине ввода-вывода периферийного устройства 18 через третий шинный формирователь 31-, через открытый элемент И 33 и элемент РШИ 32 на следующий по приоритету подключени  ле- , риферийного устройства IS, ключ 20 приема-передачи информации в качестве сигнала предоставлени  прерывани  ППР1, Аналогично описанному осуществл етс  установление св зи межцу

процессором 2 и периферийным уст-

i

ройством ISj, либо между процессором 2 и периферийньми устройствами 18 и/или 18. Очевидно, что приоритет подключени  денного периферийного устройства 18; по отношению к другим подключаемьм к тому же каналу 3 ввода-вывода процессора периферийным устройством 18. дл  каждого процессора 2 может быть различным.

Аналогично стро тс  и выходные ключи 7 и 10 каждого блока 1 св зи с процессором. При этом входы выбора шины ВШ всех шинных формирователей подключаютс  к потенциалу логического О, что обеспечивает работу выходных ключей 7 и 10 только на вывод информации, а управление их работой осуществл етс  сигналами триггера 9, выход которого подключаетс  к входам выбора кристалла ВК. всех шинных фор

|мирователей.

Регистр 27, кода номера процессора работает следу1с цим образом (фиг.3). При нажатии кнопки 35; с номером процессора 2:, с которым требуетс  установить св зь данному периферийному устройству 18, на выходе шифратора 36 формируетс  соответствукиций номеру кнопки 35i (i - О,К) код номера процессора 2|, поступающий на выход регистра 27 кода номера процессора. Одновременно сигнал от кнопки 35 , поступает через элемент ИЛИ 37 на вход элемента 38 задержки. Через врем , достаточное дл  срабатывани  шифратора 36, на выходе элемента 38 за держки формируетс  сигнал, по которому на выходе одновибратора 39 по вл етс  импульс, поступающий на выход регистра 27. кода номера процессора,

Селектор 22 работает следующим образом

При поступлении на вход селектора , 22 кода номера периферийного устройства 18.- , совпадающего с посто нно хран щимс  в регистре 40 номера периферийного устройства кодом, присвоенным данному периферийному устройству 18;, на выходе элемента 41 сравнени  формируетс  сигнал, по которому одновибратор 42 вьщает на выход селектора 22 импульс,  вл ющийс  признаком обращени  процессора 2 к данj .

ному периферийному устройству 18

Считывание содерткимого регистра 11 состо ни  осуществл етс  следующим образом (фиг.5). При захвате процессором 2j общесистемных средст установлени  св зи (пусть это будет процессор 2 ) на управл ющий вход ключа 30, блока 1

, ввода данных поступает из св зи с процессором (с выхда триггера 9) на входы выбора крлс талла ВК шинных формирователей 43,, , 43-, 43- сигнал, по которому в шинных формировател х осуществл етс  соединение входов-выходов В с вьгхо- дами С, поскольку сигнал на входах выбора шины ВШ отсутствует. Затем процессор 2 через канал 3, ввода- вьшода и шинные формирователи 43., 43 -, 43j вьщает код адреса, закреп- ленньш в данном процессоре за регистром 11 состо ни . Этот код распознаетс  селектором 44 адреса, на выходе которого по вл етс  сигнал, который переводит в единичное состо ние триггер 45 при поступлении на другой вход этого триггера 45 (вход синхронизации) сигнала синхронизации активного устройства СИЛ,сопровождающего вьщачу д анньк из процессора 2. Затем из процессора 2, вьдаетс  сигнал Ввод, поступакиций на второй вход элемента И 46, открытого сигналом выхода триггера 45, в результата чего на выходе элемента И 46 формируетс  сигнал синхронизации пассивного устройства СИП, который, поступив на входы выбора щины ВШ шинных фop шpoвaтeлeй 43., , 43,

них входов

в результате содержимое регистра 11 состо ни  поступает через ключ 30 .| ввода данных в канал 3 ввода-вьшр да процессора 2. Одновременно при этом в процессор 2., поступает и сигнал СИП, по которому процессор 2, запоминает информацию, поступившую в его канал 3iввода-вьшода.

Селектор 44 адреса в ключах 30,, ...,30(j ввода данных имеет такое же

43 J обеспечивает соединение в А с входами-выходами В.

j .

у

1432536,1

построение, что и селектор 22 (фиг„4)5 отлича сь от него только отсутствием одновибратора 42.

овму g

Claims (1)

1. Формула изобретени 

   Устройство дл  сопр жени  К процессоров с М периферийными устройство вами, содержащее М блоков св зи с пе- риферийным устройством, каждьй j-й из которых (,M) содержит регистр номера процессора, дешифратор, первьй элемент ИЛИ, К ключей приема-передачи информации, К блоков сз зи с процессором , каждый из которых содержит триггер, блок пересчета, содержащий генератор импульсов, счетчик, причем первые Группы информационных входов-. 20 выходов К ключей приема-передачи информации j-ro блока св зи с периферийным устройством образуют группы входов-выходов устройства дл  подключени  к группе :/информационных 25 входов-выходов j-ro периферийного устройства, втора  группа информаци- онных входов-выходов, j,i-ro ключа приема-передачи информации (,К) j-ro блока св зи с периферийным уст- 30 ройством образует группу входов-выходов устройства дл  подключени  к соответствующей группе информационных входов-выходов i-ro процессора, о т- личающее с  тем, что, с целью повьшени  производительности и сокращени  аппаратурных затрат, в него введены регистр состо ни , К ключей ввода данных, М регистров кода номера процессора, в каждый блок св зи с периферийным устройством введены второй элемент ИЛИ, эле- мент И, селектор, в каждый блок св зи с процессором введены два выходных ключа, регистр номера процессора, д регистр номера периферийного устройства , элемент И, одновибратор, в блок пересчета введены элемент И, элемент ИЛИ, К одновибраторов, причем группы информационных входов регистра номера процессора и регистра номера периферийного устройства i-ro блока св зи с процессором образуют группы входов устройства дл ш подключени  соответственно к первой и второй группам адресных выходов i-ro процессора, единичный выход триггера i-ro блока св зи с процессором  вл етс  выходом устройства дл  подключени  к входу подтверждени  i-ro процессора, груп35

   40

   50

   55

   па информационных выходов i-ro ключа ввода данных образует группу выходов устройства дл  подключени  к группе входов кода состо ни  i-ro процессора , при этом группа информационны рыходов первого выходного ключа i-ro блока св зи с процессором соединена с группой входов элемента И М блоков :в зи с периферийньм устройством, труппа информационных выходов второго выходного ключа i-ro блока св зи : процессором соединена с группой информационных входов селектора М бло- ов св зи с периферийным устройст- ом, группа информационных выходов регистра кода номера процессора Ьоединена с первой группой входов Ьервого элемента ИЛИ j-ro блока св - Ьи с периферийным устройством, инфор | ационный выход j-ro регистра кода JHOMepa процессора соединен с входом элемента И и с первым входом второго элемента ИЛИ j-ro блока сд зи с периферийным устройством, единичньй вы- код триггера .i-ro блока св зи .с профессором соединен с i-м входом эле- ента ИЛИ блока пересчета и с управ- |л ющим входом i-ro ввода данных , выход i-ro одновибратора блока Пересчета соединен с первым входом элемента И i-ro блока св зи с про- дессором, причем в блоке пересчета выход элемента ИЛИ соединен с первым входом элемента И, второй вход которого соединен с вькодом генератора импульсов, выход элемента И соединен с синхровибратором счетчика, вход i-го одновибратора подключен к выходу соответствующего разр да счетчи- ка, выход К-го разр да счетчика соединен также со своим информационным

   5

   о

   5

   0

   5

   0

   ВХОДОМ, в каждом блоке св зи с процессором группа информационных входов второго выходного ключа соединена с группой информационных выходов регистра номера периферийного устройства , информационньй выход которого соединен с входом одновибратора, выход которого соединен с нулевым входом Триггера, единичный вход которого соединен с выходом элемента И, второй вход которого соединен с информационным выходом регистра номера процесса , группа информационных выходов которого соединена с группой информационных входов первого выходного ключа , управл ющий вход которого соединен с управл ющим входом выходного ключа и с единичным выходом триггера, в каждом блоке св зи с периферийным устройством выход селектора соединен с вторым входом второго элемента ИЛИ, выход которого соединен с входом за- писи регистра номера процессора,группа информационных входов которого соединена с группой выходов первого элемента ИЛИ, втора  группа входов которого соединена с группой выходов элемента И, группа информационных выходов регистра номера процессора соединена с группой информационных входов дешифратора, К выходов которого соединены с соответствук цими управл ющими входами К ключей приема-передачи информации, при этом (К+1)-й выход дешифратора j-ro блока св зи с периферийным устройством соединен с J-M информационным входом регистра состо ни , группа информационных выходов которого соединена с группами информационных входов К ключей ввода данных.

   /Г.,

   J

   С8ыу(,19Л.5азла 19г

   Ы

   CSoix. 2 за. 25 чзна 1Я

   /

   Ш

   Н2г

   С8ых -2 9Л. 2fft/3/ia щ .,

   JLJL

   Hi8,

   .

   сил

   BK

   ««

   ггб

   BK

   и

   dd

   двод

   В

   вк м/

   3

   в г

   47

   От1н

   /

   36f/f

   г

   От Iffi

   Om19fi