SU1700559A1 - Система отладки микропроцессорных устройств - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при отладке программно-аппаратных средств микропроцессорных систем методом внутрисхемной эмул ции. Цель изобретени  - повышение быстродействи  системы за счет возможности реализации сложных логических условий остановов при отладке, а также обращений к отдельным заданным Изобретение относитс  к вычислительной технике и может быть использовано при отладке программно-аппаратных средств микропроцессорных систем методом внутрисхемной эмул ции. Целью изобретени   вл етс  повышение быстродействи  работы системы. На фиг. 1 приведена структурна  схема системы; на фиг. 2-14-соответственно фун чейкам пам ти, а не к массивам. Удобство отладки повышаетс  за счет отказа от жесткого распределени  пам ти, а также прозрачности средств эмул ции дл  пользовател . Дл  достижени  цели в систему введены следующие блоки с соответствующими св з ми: блок окончани  цикла обмена, позвол ющий инициировать очередной цикл обмена в системе; блок задани  режимов эмул ции, позвол ющий осуществл ть св зь с инструментальным комплексом; блок синхронизации обмена, формирующий необходимые дл  обеспечени  работы системы управл ющие сигналы; блоки выбора адреса л регистров адреса, позвол ющие формировать сигналы управлени  выбором адреса, а также осуществл ть обмен между шиной обмена и внутренней шиной данных; блок останова, формирующий сигналы останова при различных логических услови х, задаваемых пользователем. Система также содержит процессор, блок коммутации управл ющих сигналов, блок синхронизации процессора, блок задани  режимов обмена, блок регистров состо ни , блок регистров адреса, блок коммутации данных. 5 з.п.ф-лы, 30 ил. 3 табл. кциональные схемы процессора, блока коммутации управл ющих сигналов, блока окончани  цикла обмена, Слока синхронизации процессора, блока задани  режимов эмул ции, блока синхронизации обмена, блока выбора адреса, блока задани  режимов обмена, второго блока регистров адреса , блока регистров.состо ни , первого блока регистров адреса, блока останова, со с VI о о ел ел о

Description

блока коммутации данных; на фиг 15-17 - временные диаграммы функционировани  системы в режиме на фиг. 18-21 - то же, в режимах Эмул ци  и Обмен ; на фиг, 22-30 - схемы алгоритмов функционировани  системы во всех указанных режимах .

Система дл  отладки (фиг, 1} содержит процессор 1, блок 2 коммутации управл ющих сигналов, блок 3 окончани  цикла обмена , блок 4 синхронизации процессора, блок 5 задани  режимов эмул ции, блок 6 синхронизации обмена, блок 7 выбора адреса, блок 8 задани  режимов обмена, второй блок 9 регистров адреса, блок 10 регистров состо ни , первый блок 11 регистров адреса , блок 12 останова, блок 13 коммутации данных , шину Т4 обмена, внутреннюю шину 15 данных, внешнюю шину 16 данных, группу 17 входов-выходов системы, входы-выходы 18-64 блоков системы.

Процессор 1 (фиг, 2) содержит микро- гфоцессор 65, первый 66, второй 67 элементы И, первый 68, второй 69 и третий 70 элементы ИЛИ, первый 71,1 и второй 71.2 выходы состо ни  очереди команд микропроцессора 65, выход 71.3 третьего элемента ИЛИ, выход 71.4 второго элемента И 67, вход 72.1 синхронизации микропроцессора 65, вход 72.2 начальной установки микропроцессора 65, вход 72.3 готовности микропроцессора 65, первый вход 73.1 первого элемента ИЛИ 68, первый вход 73.2 второго элемента ИЛИ 69, вход 73.3 запроса прерывани  микропроцессора 65, второй вход

74.1первого элемента ИЛИ 68, второй вход

74.2второго элемента ИЛИ 69, первый вход

74.3первого элемента И 66, первый вход

74.4третьего элемента ИЛИ 70.

Блок 2 коммутации управл ющих сигналов (фиг. 3) содержит программируемое устройство 75 ввода-вывода параллельной информации, первый вход 76.1 чтени , второй вход 76.2 записи, третий вход 76.3 выбора устройства, четвертый вход 76.4 адреса, п тый вход 76.5 адреса, шестой вход 76.6 начальной установки программируемого устройства 75 ввода-вывода параллельной информации

Блок 3 окончани  цикла обмена (фиг, 4) содержит первый 77, второй 78, третий 79 триггеры, элемент И 80, третий 81, первый 82, четвертый 83 и второй 84 элементы ИЛИ, выход 85.1 элемента ИЛИ 81, выход 85,2 элемента ИЛИ 82, единичный выход 85.3 третьего триггера 79, вход 86.1 обнулени  первого триггера 77, инверсный вход 86.2 элемента ИЛИ 83.

Блок 4 синхронизации процессора (фиг 5) содержит первый 87 и второй 88 триггеры

первый 89, второй 90 и третий 91 элементы НЕ, инверсный выход 92.1 первого триггера 87, выход 92.2 первого элемента НЕ 89 выход 92.3 третьего элемента НЕ 90, инверсный выход 92 4 второго триггера 88, вход 93.1 первого элемента НЕ 89, вход 93.2 третьего элемента НЕ 91.

Блок 5 задани  режимов эмул ции (фиг. 6) содержит микро-ЭВМ 94, программируе0 мое устройство 95 ввода-вывода последовательной информации, ППЗУ 96, ОЗУ 97, регистр 98, счетчик 99, первый 100 и второй 101 магистральные элементы, элементы 102 ИСКЛЮЩАЮЩЕЕ ИЛИ, первый 103 и вто5 рой 104 элементы И, элемент ИЛИ 105, первый 106, второй 107 и третий 108 элементы НЕ, кварцевый резонатор 109, внутреннюю шину 110, выход 111 разрешени  чтени , выход 112 разрешени  фиксации адреса,

0 группу 113 входов-выходов данных, первую группу 114 выходов данных, первый 115 и второй 116 выводы дл  подключени  кварцевого резонатора 109, вторую группу 117 выходов данных, первый 117.1 и второй

5 117.2 разр ды второй группы 117 выходов микро-ЭВМ 94, выход 118 чтени  и выход 119 записи микро-ЭВМ 94, тестируемый вход 120 микро-ЭВМ 94, вход 121 сброса программируемого устройства 95, группу

0 122 входов-выходов данных программируемого устройства 95, вход 123 чтени  и вход 124 записи программируемого устройства 95, выход 125 готовности приемника, вход 126 управление/данные и вход 127 выбора

5 устройства программируемого устройства 95, выход 128 первого магистрального элемента 100, вход 129 второго магистрального элемента 101, выход 130 счетчика 99, вход 131 синхронизации, вход 132 и выход 133

0 соответственно готовности и запроса приемника терминала, вход 134 и выход 135 соответственно готовности и запроса пере датчика терминала, группу 136 выходов регистра 98, разр д 137 первой группы 114

5 выходов данных микро-ЭВМ 94, группу 138 информационных входов ОЗУ 97, группу 139 входов-выходов МПЗУ 96, вход 140.1 первого магистрального элемента 100, выход 140.2 второго магистрального элемента

0 101.

Блок 6 синхронизации обмена (фиг. 7) содержит первый 141, второй 142, третий 143, четвертый 144, п тый 145 элементы И, элементы 146 ИЛИ и 147 НЕ, выход 148.1

5 четвертого элемента И 144, выход 148.2 п того элемента И 145, первый вход 149.1 второго элемента И 142, первый 149 2 и второй 149.3 входы первого элемента И 141, инверсный 150.1 и первый 150 2 входы четвертого элемента И 144, второй вход 151.1 второго

элемента И 142, первый вход 151.2 третьего элемента И 143.

Блок 7 выбора адреса (фиг. 8) содержит первый 152, второй 153,третий 154, п тый 155, четвертый 156 триггеры, четвертый 157.1, первый 157.2, п тый 158, второй 159, третий 160 элементы И, третий 161, первый 162, второй 163, четвертый 164 элементы ИЛИ, элемент 165 НЕ, элемент 166 задержки , выход 167.1 элемента И 159, инверсный выход 167.2 триггера 154, инверсный выход триггера 156, первый 168.1, второй 168.2, третий 168.3 входы элемента ИЛИ 161, инверсный вход 169.1 элемента И 157.2, первый вход 169.2 элемента И 158, первый вход 169.3 элемента ИЛИ 163.

Блок 8 задани  режимов обмена (фиг. 9) содержит системный контроллер 170, первый 171.Т и второй 171.2 выходы управлени  передачей информации системного контроллера 170.

Второй блок 9 регистров адреса (фиг. 10) содержит программируемое устройство 172 ввода-вывода параллельной информации , первый 173 и второй 174 регистры, элемент ИЛИ 175, разр ды 176.1 группы выходов первого регистра 173, разр ды

176.2группы выходов второго регистра 174, вход 177.1 чтени , вход 177.2 записи, вход

177.3выбора, вход. 177.4 адреса, вход 177,5 адреса программируемого устройства 172 ввода-вывода, группы 178.1 и 178.2 входов второго и третьего каналов программируемого устройства 172 ввода-вывода, группы 179.1 и 179.2 информационных входов пер- вого 173 и второго 174 регистров.

Блок 10 регистров состо ни  (фиг. 11) содержит регистр 180 и регистр 181.

Первый блок 11 регистров адреса (фиг. 12) содержит первый 182 и второй 183 реги- стры, элемент ИЛИ 184, группу 185.1 информационных входов первого регистра 182, группу 185.2 информационных входов второго регистра 183, первый вход 186.1 элемента ИЛИ 184, управл ющий вход 186.2 первого регистра 182, управл ющий вход

186.3второго регистра 183.

Блок 12 останова (фиг. 13) содержит первое 187 и второе 188 программируемые устройства ввода-вывода параллельной ин- формации, первую 189, третью 190, вторую 191, четвертую 192, шестую 193, п тую 194 схемы сравнени , элемент ИЛИ 195, группы 196.1,196.2 выходов первого, второго, а также группы 196.3 и 196.4 выходов третьего канала первого программируемого устрой- ства 187, группу 197(8) входов схемы 189 сравнени , группы 198.1, 198,2 выходов первого, второго, а также группы 198.3 и

198.4выходов третьего канала второго программируемого устройства 188 ввода-вывода , группу 199(В) входов схемы 190 сравнени , первый 200.1, второй 200.2 третий 200.3, четвертый 200.4, п тый 200.5, шестой 200.5, седьмой 200.7, восьмой 200.8 разр ды группы 60 входов блока 12 останова.

Блок 13 коммутации данных (фиг. 14) содержит программируемое устройство 201 ввода-вывода параллельной информации, первый 202 и второй 203 блоки магистральных элементов, вход 204.1 чтени , вход 204.2 записи, вход 204.3 выбора, вход 204.4 .адреса, вход 204.5 адреса, вход 204.6 начальной установки, группы 205.1 и 205,2 выходов первого и второго каналов программируемого устройства 201, входы 206.1 и 206.2 разрешени  первого 202 и второго 203 блоков магистральных элементов .

Процессор 1 (фиг. 2) предназначен дл  выполнени  программ отлаживаемого микропроцессорного комплекса, различных сервисных программ, транслируемых в систему отладки от инструментального комплекса через группу 17 входов-выходов.

Блок 65 может быть реализован на основе известного микропроцессора К1810 ВМ86. Системы кодов входов-выходов блока 65 по назначению и алгоритмам функционировани  полностью идентичны известному микропроцессору. Входы-выходы имеют следующее назначение: группа 33 входов предназначена дл  передачи на входы 72.1 (СК), 72.2 (RESET) и 72.3 (READY) блока 65 соответственно сигналов тактовых импульсов, сброса и готовности.

Группа 64 входов предназначена дл  подачи следующих управл ющих сигналов с внешней шины 16 данных предлагаемой системы: сигнала TEST-П разрешени  завершени  команды WAIT на вход 73.1, немаскируемого запроса прерывани  NM1- П на вход 73.2, запроса прерывани  INTR на вход 73.3 (вход INTR блока 65).

Группа 26 входов предназначена дл  подачи сигналов ETEST разрешени  завершени  команды WAIT, формируемой эмул тором , на вход 74.1, немаскируемого запроса прерывани  ENMI, формируемого эмул тором, на вход 74.2, блокировки немаскируемого прерывани  БЛ.ММ на вход 74.3, а также сигнала ELOCK блокировки альтернативных задатчиков в отлаживаемой системе, формируемого эмул тором.

Вход 40 предназначен дл  подачи сигнала СТМА, стробирующего выдачу на шину 16 младшей части адреса или сигнала СТСА, стробирующего выдачу на шину 16 старшей части адреса.

Группа 19 входов-выходов предназначена дл  обмена сигналами запроса предоставлени  высшего PjЈf(GTO) по входу-выходу 19.1 и низшего P0(GT1)no входу выходу 19 2 приоритета.

Группа 18 выходов блока 1 предназначена дл  выдачи сигналов (QS0 и QSI) о состо нии очереди команд с выходов 71.1 и 71.2, сигнала L ОСК-П блокировки альтернативных задатчиков с выхода 71.3 и исполнительного сигнала Р-П чтени  данных с выхода 71.4.

Группа 15 входов-выходов предназначена дл  обмена мультиплексированными сигналами А/Д адреса/данных и A/ST адреса/слова состо ни .

Группа 20 выходов предназначена дл  выдачи сигналов кода сост ни  /S0, SI, S2/ микропроцессора, характеризующего его текущий цикл работы и определ ющего способ использовани  шины.

Кроме того, входы TEST, NM1, MN/MX блока 65 предназначены соответственно дл  подачи сигналов окончани  режима ожидани , запроса немаскируемого прерывани  и установки режима. Подключение входа MN/MX к шине отрицательного потенциала источника питани  соответствует заданию максимального режима функцио- нировани  блока 65. Выходы LOCK и RD блока 65 предназначены соответственно дл  выдачи сигналов блокировки и управлени  чтением.

Блок 2 коммутации управл ющих сигналов (фиг. 3) предназначен дл  управлени  обменом управл ющими сигналами через шину 14 между блоком 5 задани  режимов эмул ции (фиг. 1) и другими узлами системы. Блок 75 может быть реализован, например, на основе известной микросхемы КР580 ИК55.

Здесь и далее при описании портов предполагаетс , что логика их сигналов пр ма , а назначение сигналов дл  каждого порта приводитс  в пор дке возрастани  значности разр да порта, начина  с нулевого .

Группа 21 входов-выходов блока 2 предназначена дл  обмена сигналами данных с соответствующими разр дами шины 14. Группа 22 входов предназначена дл  передачи с соответствующих разр дов шины 14 сигналов управлени  чтением на вход 76.1 (RD) блок 75, управлени  записью на вход 76.2 (WR), управлени  выбором блока на вход 76.3 (CS), кода выбора одного из трех портов или регистра управл ющего слова на входы 76.4 и 76 5 (А0, А1), а также сигнала сброса на вход 76 6 (R) блока 75.

Группа 23 выходов порта В0 предназначена дл  передачи сигнала Пуск запуска цикла обмена данными блока 1 с устройствами отлаживаемой системы на вход 169.3

блока 7 (фиг. 8), сигнала ПРД разрешени  продолжени  цикла обмена после останова по услови м или безусловного останова на вход 86.1 блока 3 (фиг, 4), сигнала БЛ.ГОТ. блокировки готовности блока 1 на вход 86.2

0 блока 3 (фиг. 4), сигнала АВТ настройки на выполнение программы отлаживаемой системы в реальном масштабе времени на вход 169.1 блока 7 (фиг. 8), сигнала ЭМУЛ блокировки обмена данными между блоком 1

5 (фиг, 1) и устройствами отлаживаемой системы и разрешени  приема данных с выходов 205.1 и 205.2 блока 201 (фиг. 14), сигнала ЦКЛ настройки системы на циклическое выполнение команды (обмена данными с пор0 том ввода-вывода или  чейкой пам ти отлаживаемой системы), принимаемой с выходов 205.1 и 205.2 портов В0 и В1 блока 201 и поступающей на входы 151.1 блока 6 (фиг. 7) и 169.2 блока 7 (фиг, 8).

5Группа 30 входов порта В2 блока 75

предназначена дл  приема сигналов СГ0, СП и СГ2 состо ни  с выходов 85.1, 85,2 и 85.3 блока 3 (фиг. А. При этом, нулевое значение кода этих сигналов соответствует ап0 паратному останову блока 1 (фиг. 2).

Группа 26 выходов порта В1 блока 75 предназначена дл  выдачи сигнала ETEST разрешени  завершени  команды WAIT (формируемого блоком 5 задани  режимов

5 эмул ции) на вход 74.1 блока 1 (фиг. 2), сигнала ENM1 немаскируемого запроса прерывани  (формируемого блоком 5) на вход 74.2 блока 1, сигнала БЛ.ЫМ I блокировки немаскируемого прерывани  на вход 74.3 блока

0 1, сигнала ELOCK блокировки альтернативных задатчиков в отлаживаемой системе на вход 74.4 блока 1, а также сигнала СТРОБ на вход 27 блока 9 (фиг. 10) разрешени  выдачи на входы портов В0, В1 и В2 блока 172

5 состо ни  мультиплексированного адреса/данных , адреса/слова состо ни  блока 1 шины 15 в такте TW работы микропроцессора КР1810ВМ6(блок 1).

Блок 3 окончани  цикла обмена (фиг. 4)

0 предназначен дл  формировани  сигнала окончани  цикла обмена через внешнюю шину 16 данных (фиг. 1).

Триггер 78 (фиг. 4) предназначен дл  формировани  на выходе 28 сигнала синх5 ронизации состо ни  готовности в блоке 4 (фиг. 5). Триггер 79 формирует сигнал состо ни  СГ2 на выходе 85.3, а также нулевым выходом управл ет выдачей сигнала КЦО через элемент И 80 на выходе 29. Триггер 77 предназначен дл  запоминани  сигнала

ОСТ останова, поступающего на вход 58 блока 3 с одноименного выхода блока 12 останова (фиг. 1).

Вход 16 блока 3 предназначен дл  подачи с соответствующего разр да шины 16 сигнала READY-П готовности, разрешающего завершени  цикла обмена, вход 37 - дл  подачи сигнала ЭТОТ готовности блока 1 (фиг. 1), формируемого системой при обмене данными между блоком 1 и портами В0и В1 блока 201 (фиг. 14), вход 45 - дл  подачи сигнала СФА строба фиксации адреса, вход 31 -дл  подачи сигналов READY готовности на вход 31.3, а также сигналов состо ни  блока 4 на входы 31.2 и 31.1.

Блок 4 синхронизации процессора (фиг.

5)предназначен дл  формировани  известных сигналов READY готовности, СК тактовых импульсов и RESET сброса дл  синхронизации микропроцессора типа К1810ВМ86, а также управлени  работой блока 3 (фиг. 4), Триггеры 87 и 88 предназначены дл  формировани  соответственно сигналов готовности READY1 и сброса

.

Блок 41 предназначен дл  подачи сигнала стробировани  фиксации адреса СФА, входы 93.1 и 93.2 - дл  подачи с интерфейсной шины 16 соответственно сигналов тактовой частоты CLC-П и сброса начального пуска микропроцессора RESET-П.

Выходы 92.1, 92.2, 92.3 и 92.4 блока 4 предназначены дл  выдачи сигналов готовности READY управлени  блоком 3 и сброса RESET, которые поступают соответственно на входы 72.3 блока 65 (фиг. 2)31.2. блока 3) (фиг.4) 31.1 блока 3 (фиг.4),31,2 блока 3 (фиг. 4), 72.1 блока 65 (фиг. 2), 72.2 блока 65 (фиг. 2).

Блок 5 задани  режимов эмул ции (фиг.

6)предназначен дл  осуществлени  приема по интерфейсу ИРПС от инструментального комплекса отладки через группу 17 входов- выходов системы (фиг. 1) управл ющих слов, передачи сигналов управлени  работой предлагаемой системы в заданном режиме, сбора информации о состо нии микропро- цессора и передачи этой информации по интерфейсу ИРПС в инструментальный комплекс .

Блок 5 может быть выполнен, например, на основе известной однокристальной микро-ЭВМ (ОМ ЭВМ)типа КР1816ВЕ35, котора  представлена блоком 94, алгоритмы функционировани  и режимы использова- ни  блока 94 полностью идентичны известным .

Вход 125 INt блока 94 предназначен дл  приема сигнала прерывани , выход РМЕ 111 - дл  выдачи сигнала разрешени 

чтени  внешней пам ти программ, выход ALE 112 - сигнала разрешени  фиксации адреса, группа 113 DB входов-выходов-дл  обмена сигналами данных, выходы Р2 2114 - сигналы порта Р2, выходы CR1 115 и CR2 116 - дл  подключени  кварцевого резонатора 109. выходы Р1 117 - сигнала порта Р1, выход RD 118 - сигнала разрешени  чтени  внешней пам ти данных, выход WR 119 - сигнала разрешени  записи внешней пам ти данных, выход ТО 120 - сигнала, используемого при выполнении команд перехода

Блок 95 предназначен дл  организации синхронного и асинхронного обмена последовательным кодом между группой 17 входов-выходов и шиной 110 блока 5,

Этот блок может быть выполнен на основе известной микросхемы марки КР580 ВВ51, представл ющей собой универсальное программируемое устройство преобразовани  и передачи данных.

Блок 95 содержит следующие входы и выходы- входы R 121 сброса, группу D 122 входов-выходов данных, вход ЧТ 123 чтени , вход ЗП 124 записи, выход ГПР 125 готовности приемника, вход 126 У/D при- знака управление/данные, вход 127 ВУ выбора устройства, вход ВХП 128 последовательных данных, выход ВПО 129 последовательных данных, входы t30 синх- рониззции приемника СПР и передатчика СПО, вход СНХ 131 синхронизации, вход ГПрТ 132 готовности и выход ЗПрТ запроса 133 приемника, вход ГПТ 134 готовности и выход ЗПрТ 135 запроса передатчика.

Блок 96 (фиг. 6)  вл етс  перелрограм- мируемым ПЗУ и предназначен дл  хранени  программ обмена данными и программами между блоком 5 и портами ввода-вывода блоков предлагаемой системы , подключенными к шине 14 (фиг. 1) с одной стороны, а также к обмену данными между блоком 5 и инструментальным комплексом по интерфейсу ИРПС через группу 17 входов-выходов с другой стороны. ОЗУ 97 предназначено дл  временного хранени  данных дл  обмена между блоком 5 и указанными абонентами

Регистр 98 предназначен дл  фиксации восьми младших разр дов адреса обращени  блока 94. Старшие разр ды адреса обращени  формируют на выходах 0-2 разр дов группу 114 выходов порта Р2 выдаваемые блоком 94 автоматически из счетчика команд в чтени  кода команды.

Выборка кодов команд из PROM 96 осуществл етс  по команде РМЕ с выхода 111 блока 94, обмен данными с RAM 97 и портами блоков системы, подключенными через группу 36 входов-выходов к шине 14 (фиг 1)

- по сигналам чтени  и записи с выходов 118 и 119 блока 94 соответственно.

В качестве старших разр дов адреса блока 97 RAM используютс  сигналы 2-6 разр дов порта Р2, поступающие с выходов 114 блока 94. Седьмой разр д порта Р2 (выход 137) используетс  дл  выборки блока 97. Разр ды порта Р2 24-27 устанавливаютс  программно. Сигналы с выходов разр дов 10-15 порта Р1 через блок 104 элементов И, шину 110 и группу 36 входов-выходов используютс  дл  адресации как внутренних элементов блока 5 (фиг. 6), так и элементов, подключенных к шине 14 обмена системы. С момента включени  питани  системы и до установки на выходах 117.1 и 117.2 разр дов 17-16 порта Р1 кода 10 элементом НЕ 106 фиксируетс  сигнал СБРОС, который через соответствующий разр д шин 14 поступает на входы 76.6 блока 2 (фиг. 3), 55.6 блока 12 (фиг. 13), 204.6 блока 13 (фиг. 14), 177.6 блока 9 (фиг. 10),

Выход управлени  записью элемента НЕ 107 соединен через шину 14 с входами 76.2 блока 2 (фиг. 3), 177 2 блока 9 (фиг. 10). Выход управлени  чтелием элемента НЕ 108 соединен через шину 14 с входами 76.1 блока 2 (фиг. 3), 177,1 блока 9 (фиг. 10), 55.1 блока 12 (фиг. 13), 204.1 блока 13 (фиг. 14).

Кроме того, сигналами с соответствующих адресных разр дов шины 110 через шину 14 и входы 76.4, 76.5 и 76.6 блока 2 (фиг. 3), 177.4, 177.5 и 177.3 блока 172 (фиг. 20), 55.3, 55.4 и 55.5 блока 12 (фиг. 13), 204.4, 204.5 и 204.3 блока 13 (фиг. 14) осуществл етс  управление указанными блоками по входам А0, А1 (обращение к порту или регистру управл ющего слова) и CS (разрешение работы блока) в соответствии с известным дл  схемы КР580ВВ55 алгоритмом.

Блок 99  вл етс  генератором синхронизации приемника и передатчика и осуществл ет деление частоты приема-передачи, например, с коэффициентом 1/33 дл  получени  на выходе стандартной частоты интерфейса ИРПС.

Блоки 100 и 101 предназначены дл  согласовани  сигналов с входов-выходов 128 и 129 с линией св зи 17 Они могут быть реализованы на известных элементах типа К170АП2.

Блок 6 синхронизации обмена (фиг 7) предназначен дл  управлени  обменом через блок 13 коммутации данных а также формировани  необходимых дл  этого управл ющих сигналов

Группа 52 входов предназначена дл  подачи сигналов нулевою SO, первого S1 второго S2 разр дов кода состо ни  микропроцессора на ПХЭД1-1 - 149 3 и 149 1 (,

соответствующих выходов регистра 180 блока 10 (фиг. 11),

Код состо ни  микропроцессора характеризует текущий цикл работы в соответст- вии с табл. 1.

На входы 42, 150.1 и 150.2 блока 6 (фиг. 7) поступают сигналы выдачи кода адреса на шину 16 с выхода элемента И 160 блока 7 (фиг.8), признака передачи-приема данных 0 (ДТ/R) с выхода 171.1 контроллера 170 и разрешени  передачи данных (DEN) с выхода 171.2 контроллера 170 блока 8 (фиг. 9).

Выход 38 блока 6 (фиг. 7) предназначен дл  формировани  сигнала управлени  эле- 5 ментом И 158 блока 7 (фиг. 8), выход 37 - дл  выдачи сигнала готовности блока 1 (фиг. 1), формируемого системой при обмене данными блока 1 с портами В0 и В1 блока 201 (фиг. 14).

0 Группа 39 выходов предназначена дл  выдачи с выходов 148.1 и 148.2 соответствен но сигналов стробировани  приема данных (СТДЭ) блоком 1 из портов В0, В1 блока 201 (фиг. 14) и стробировани  обмена дан- 5 ными (СТД) блоком 1 через шину 16 (фиг. 1). Блок 7 выбора адреса (фиг. 8) предназначен дл  формировани  сигналов управлени  выбором адреса при обмене данными в системе, а также некоторых других сигналов 0 управлени  обменом,

Триггер 152 предназначен дл  фикса- ции строба фиксации адреса в циклическом режиме работы системы. Триггеры 153-156 предназначены соответственно дл  форми- 5 ровани  на выходе 44 сигнала (СТСС) выдачи на шину 16 (фиг. 1) битов состо ни  (30-П-52-П) из регистра 181 блока 10 (фиг. 11), определ ющего начало цикла обмена по шине 16. дл  формировани  на выходе 167.2 0 сигнала СТСА выдачи на шину 16 старшей части адреса (А16-А19, ВНЕ, где ВНЕ - старший разр д мультиплексированной шины адреса/слова состо ни  микропроцессора ), дл  формировани  сигнала 5 синхронизации установки триггера 156 по С-входу, дл  формировани  на выходе 167,3 сигнала (СТМА) управлени  выдачей на шину 16 младшей части адреса (А0-А15).

- Группа 20 входов блока 7 предназначе- 0 на дл  подачи сигнала состо ни  S0, S1 и S2 микропроцессора 65 блока 1 (фиг. 2) на входы 168.1, 168 2 и 1 68.3 соответственно.

Группа 25 входов предназначена дл  подачи на входы 169.1, 169.2 и 169.3 сигна- 5 лов АВТ, ЦКЛ и ПУСК соответственно с выходов одноименных разр дов порта В0 блока 75 (фиг. 3), как описано выше.

Входы 29, 45 и 32 предназначены дл  подачи сигналов окончани  цикла обмена КЦО, строба фиксации адреса, СФА и тактовых импульсов соответственно, которые поступают с выходов элементов И 80 блока 3 (фиг. 4), выхода ALE блока 170 (фиг. 9) и выхода 92.3 (32) блока 4 (фиг. 5).

Выход 44 предназначен дл  выдачи сиг- нала СТСС, выходы 167.1, 167.2 и 167.3 - сигналов СФС строба фиксации слова состо ни , СТСА стробировани  выдачи на шину 16 (фиг. 1) старшей части адреса (А16- А19, ВНЕ), СТМА стробировани  выдачи на шину 16 младшей части адреса соответственно , которые поступают на входы DE блока 181 (фиг. 11), 186.1 блока 11 (фиг. 12), 186.2 (DE) блока 182 (фиг. 12), 186.3 блока 183 (фиг. 12).

Выходы 40 и 42 блока 7 (фиг. 8) предназначены дл  выдачи пр мого и инверсного сигналов стробировани  выдачи на шину 16 (фиг. 1) младшей или старшей частей адреса, которые поступают соответственно на вхо- ды элемента И 67 блока 1 (фиг. 2) и элемента И 145 блока 6 (фиг. 7).

Блок 8 задани  режимов обмена (фиг. 9) предназначен дл  осуществлени  разв зки управл ющей, адресной и информационной шин, а также различени  внешних устройств и пам ти при обращении к ним блока 1.

.Блок 8 может быть реализован на основе известной микросхемы марки К 1810ВГ88. При этом алгоритм функционировани  блока 170 и назначение его входов- выходов полностью идентичны известным.

На фиг. 9 показаны только те входы-выходы блока 170, идентификаци  которых су- щественна дл  по снени  алгоритма работы блока в составе системы.

Группа 20 входов предназначен дл  подачи сигналов состо ни  Sfl, S1 и S2 микропроцессора 65 (фиг. 2).

Входы и выходы блока 8 (фиг. 9) имеют следующее назначение: вход 34 - дл  подачи тактовых импульсов с выхода 92.3 блока 4 (фиг. 5), входы AEN, 10В и CEN - входы внешних управл ющих сигналов, различаю-1 щих выдачу командных сигналов, режим работы системного контроллера и разрешени  выдачи как командных сигналов , так и сигналов управлени  (при AEN 1,10В 0 и CEN 1). блок 170 работает без выдачи семи командных сигналов от внутреннего формировател  командных сигналов , в режиме системной шины и разрешени  выдачи сигнала DEN/, выходы ОТ/РМ71.1,ОЕМ171.2иА1.Е45-дл управ- лени  приемом-передачей данных, разрешени  обмена данными и разрешени  фиксации адреса.

Сигналы с выходов 171.1, 171.2 и 45 блока 8 поступают соответственно на входы

150.1 блока 6 (фиг. 7), вход 47 блока 13 (фиг 14), 150.2 блока 6 (фиг. 7) и вход 45 блоков 3 7,9, Юи 11.

Второй блок 9 регистров адреса (фиг. 10) предназначен дл  приема и хранени  мультиплексированных сигналов адреса/слова состо ни  при обмене между шинами 14 и 15 (фиг. 1).

Блок 72 предназначен дл  организации обмена между паритетами В0-В2 и группой 48 входов-выходов. Он может быть ре апизо- ван на основе известной микросхемы .КР580ИК55, управл емой сигналами с входов 177.1-177,6, как описано выше. Регистры 173 и 174 предназначены дл  хранени  кодов адреса/слова состо ни  при обмене.

Группа 52 входов блока 9 предназначена дл  подачи с одноименных выходов блока 10 (фиг. 11) фиксированного на врем  выполнени  цикла обмена кода Ф$-Ф52 типа цикла обмена блока 1 (три младших разр да слова состо ни ).

Группа 48 входов-выходов предназначена дл  обмена сигналами данных 10D)2f 10D7 с шиной 14 системы, входы 45 и 27 - соответственно, дл  подачи сигналов СФА стробировани  фиксации адреса с блока 8 и сигнала СТРОБ разрешени  выдачи на порты В0-В2 блока 172 состо ни  мультиплексированной шины адреса/данных, адреса/слова состо ни  блока 1 в такте работы микропроцессора TW (режим ожидани  готовности).

Группа 15 входов предназначена дл  подачи сигналов А16 (ТЗ-П-А19) 5Т6-П адреса/слова состо ни  микропроцессора (в тактах Т1, Т2 - старшие разр ды адоеса, в тактах Т2-Т4 - третий-шестой разр ды слова состо ни  процессора) с соответствующих разр дов шины 15 на группу 179.1 входов, а также сигналов AD0-AD15 адреса/данных (в тактах Т1, Т2 - младшие 15 разр дов адреса, в тактах Т2-Т4 - принимаемые или передаваемые микропроцессором данные) с соответствующих разр дов шины 15 на группу 179.2 входов.

Группа 50 выходов предназначена дл  выдачи на выходы 176.1 кода сигналов ФА16/5ТЗ-ФА19/5Т6, ФВНЕ/5Т17/,фиксированного на врем  выполнени  цикла обмена состо ни  адресных разр дов А16- А19 блока 1 или после выдачи сигналов СТРОБ 3-6 разр да слова, а также выдачи на выходы 176.2 кода сигналов ФА0- ФА15/ФА0-ФА7/ фиксированного на врем  обмена адреса Aj#-A7 микропроцессора 65 (фиг. 2) (после выдачи сигнала СТРОБ на вход 27 в порте 81 блока 172 фиксируетс  состо ние разр дов AD0-AD7 микропро- цессора в такте TW).

Группа 50 выходов образуетс  выходами 176.1 и 176.2 регистров 173 и 174 соответственно .

Группа входов порта В0 блока 172 образуетс  разр дами группы 52 входов блока 9 и группой 176.1 выходов регистра 173.

На входы 178.1 и 178.2 портов В1 и В2 блока 172 поступают соответственно разр ды ФА0-ФА7 и ФА8-ФА15 группы 176.2 выходов.

Блок 10 регистров состо ни  (фиг. 11) предназначен дл  фиксации кода состо ни  микропроцессора в процессе обмена. Группа входов 20 блока 10 предназначена дл  подачи нулевого второго S2 сигналов состо ни  микропроцессора блока 41 (фиг. 2). На входы 45 и 44 поступают сигналы СФА стробировани  фиксации адреса и СТСС - стробировани  выдачи на шину 16 (фиг. 1) кода S0-S2, определ ющие начало цикла обмена по шине 16

Группы 52 и 51 выходов блока 10 (фиг

11)предназначены дл  выдачи соответственно сигналов Ф30-Ф52 фиксированного на врем  выполнени  цикла обмена кода типа цикла обмена микропроцессора 65 (фиг. 2) (три младших разр да слова состо ни ) и кода 50-П-52-П слова состо ни  микропроцессора дл  передачи на шину 16(фиг

1).

Первый блок 11 регистров адреса (фиг.

12)предназначен дл  приема и хранени  мультиплексированных сигналов адреса/слова состо ни  при обмене между шинами 15 и 16 (фиг. 1).

Регистр 182 предназначен дл  выдачи на группу 53 блока 11 кода сигналов А16/5ТЗ-П-А19/5Тб-П, ВАЕ/Т7-П мультиплексированного кода адреса/слова состо ни  (в тактах Т1, Т2 - старшие разр ды адреса, втактахТ2-Т4-третий-шестой разр ды слова состо ни  микропроцессора), а также старшего разр да мультиплексированного кода адреса/слова состо ни  микропроцессора (в тактах Т1, Т2 признак обращени  к старшему байту в шестнадцатиразр дном слове данных, в тактах Т2-Т4 - старший байт слова состо ни  микропроцессора ).

Регистр 183 предназначен дл  выдачи на группу 54 выходов кода AD0 AD15 сигналов адреса/данных (в тактах Т1. Т2 - младшие 15 разр дов адреса, в тактах Т2 Т4 принимаемые или передаваемые микропроцессором данные)

На группу 15 входов блока 11 поступают коды сигналов A16/S13 A19/ST16, ВRE/ST7 (разр ды 185.1)иА00 AD15 (разр ды 185.2) с шины 15 (фиг 1) На вход 45 поступает сигнал СФА сгробировани  фик

сации адреса с одноименного выхода блока 8 (фиг. 9).

Группа 43 входов предназначена дл  подачи на входы 186.1, 186.2 и 186.3 соответственно сигналов СФС стробировани  фиксации слова состо ни  микропроцессо- pas CTCA стробировани  выдачи на шину 16 старшей части А16-А19, ВНЕ адреса микропроцессора и СТМА стробировани  выдачи

0 на шину 16 младшей части адреса А0-А15, которые поступают с выходов 167.1, 167.2 и 167.3 группы 43 выходов блока 7 (фиг. 8).

Блок 12 останова (фиг. 13) предназначен дл  формировани  сигналов останова по

5 различным услови м, задаваемым при отладке . При этом, адреса остановов с учетом возможного ветвлени  программы могут задаватьс  как парой: основной адрес и альтернативный , так и отдельно основной или

0 альтернативный.

Блоки 187 и 188 предназначены дл  использовани  в качестве программируемых портов ввода-вывода, принимающих коды условий останова. Они могут быть реализо5 ваны на основе известных микросхем типа КР580ВВ55.

Схемы 189-194 сравнени  предназначены дл  формировани  сигналов останова по основному (альтернативному) адресу схе0 мой 189 (190), по заданному типу цикла обмена по основному (альтернативному) „ адресу схемой 191 (192), по используемому сегментному регистру по основному (альтернативному ) адресу схемой 193 (194).

5Элемент ИЛИ 195 предназначен дл 

формировани  на выходе 58 сигнала останова , который поступает на вход блока 3 окончани  цикла обмена (фиг. 4). Группа 50 входов предназначена дл  подачи кода

0 ФА1-ФА15 адреса фиксированного на врем  выполнени  цикла обмена с выходов блока 9 Группа 56 входов-выходов - дл  подачи сигналов данных JOD -JOD7 с шины 14 обмена (фиг 1)

5

Группа 55 входов предназначена дл  подачи управл ющих сигналов с соответствующих разр дов шины 14, как было описано выше.

0Порты В0, В1 и В2 блока 187 предназначены дл  формировани  на группах 196.1, 196 2, 196.3 и 196.4 выходов соответственно кодов сигналов 1А1-1А8 первого-восьмого разр дов кода услови  останова по основ5 ному адресу, кода 1А17-1А19 семнадцатого-дев тнадцатого разр дов кода услови  остано ва по основному адресу и, наконец, кода fS0-1S2 1ST3-1ST4 услови  останова по типу цикла обмена дл  основного адреса и кода услови  останова по коду используемого сегментного регистра дл  основного адреса.

Порты В0, В1 и В2 блока 188 предназначены дл  формировани  на группах 198.1, 198.2, 198.3 и 198.4 выходов соответственно 5 кодов 2А1-2А8 первого-восьмого разр дов кода услови  останова по альтернативному адресу, кода 2А9-2А16 дев того-шестнад- цатого разр дов кода услови  останова по альтернативному адресу, кода 2А17-2А19 10 семнадцатого-дев тнадцатого разр дов кода услови  останова по альтернативному адресу, кода 2S$-2S2, 2ST3-2ST4 услови  останова по типу цикла обмена по альтернативному адресу и услови  останова по коду 15 используемого сегментного регистра при останове по альтернативному адресу.

Группа 52 входов блока 12 предназна- чена дл  подачи кода Ф50-Ф52 типа цикла обмена фиксированного на врем  выполне- 20 ни  цикла обмена, группа 57 входов - дл  подачи кода A16/ST3-A17/ST4 шестнадцатого разр да адреса (третьего разр да слова состо ни  и семнадцатого разр да адреса) четвертого разр да слова состо ни  25 с шины 15 (фиг. 1).

Группа 60 входов блока 12 предназначена дл  подачи управл ющих сигналов условий останова У01-У08 на входы 200.1-200.8 блока 12 следующим образом: 30 вход 200.1 при У01 1/У01 0/ включает (исключает) адреса в услови  останова по основному адресу; вход 200.2 при У02 1 /У02 0/ включает (исключает) адреса А1- А19 в услови  останова по альтернативному 35 адресу; вход 200.3 при У07 1 /У07 0/ разрешает (запрещает) останов по услови м основного адреса; вход 200.4 при УОЗ 1/УОЗ 0/ включает (исключает) в услови  останова пр основному адресу тип цикла 40 обмена /S0-S2/; вход 200.5 при У04 1 /У04 $/ включает (исключает) в услови х останова по альтернативному адресу тот цикл обмена /S0-S2/; вход 200.6 при У08 1 /У08 0/ разрешает (запрещает) останов 45 по услови м альтернативного адреса; вход 200.7 при У05 1 /У05 0/ включает (исключает ) в услови х останова по основному адресу код используемого сегментного регистра (ST3, ST4); вход 200.8 при У06 1 50 /У06 0/ включает (исключает) в услови х останова по альтернативному адресу код используемого сегментного регистра (ST3, ST4).

Присутствие кода С016 на группе 60 входов инициирует безусловный останбв в каждом цикле обмена..

Формирование условий останова по типу цикла обмена в зависимости от сигналов

5 10 15

20 25

0 5 0 5 0

5

на выходах 196.4 (198.4) осуществл етс  в соответствии с табл.2.

Формирование условий останова по типу используемого сегментного регистра(CS. DS, SS, ES ) в зависимости от значений сигналов на выходах 196.5 (198.5) осуществл етс  в соответствии с табл. 3.

Схемы 189-194 срабатывают при совпадении условий останова. При этом на выходе блоков 189-194 формируетс  сигнал Лог. 1. Поскольку выходы блоков 189-194 объединены по монтажному ИЛИ, то сиг- .нал останова может быть сформирован только при наличии сигналов Лог. 1 на выходе схем сравнени , обслуживающих все типы остановов.

Дл  исключени  возможности формировани  какого-либо сигнала останова достаточно установить выход соответствующего блока в состо ние Лог. 1. Принудительна  установка в О любого из блоков, вход щих в соответствующую группу (189, 191,193 или 190, 192, 194), приводит к тому, что соответствующа  группа командоаппаратов не будет формировать сигнал останова. Установка в 1 всех блоков сравнени  группы приводит к безусловному останову в каждом цикле обмена.

Блок 13 коммутации данных (фиг. 14) предназначен дл  коммутации потоков данных при обмене между шинами 15 и 16 (фиг. 1). Блок 201  вл етс  программируемым портом ввода-вывода, который может быть выполнен на известной микросхеме марки КР580ВВ55. Управление этим блоком по входам 204.1-204.6 осуществл етс  аналогично тому, как было описано выше. Блоки 202 и 203  вл ютс  магистральными эле-г ментами, коммутирующими потоки данных при обмене.

Группа 62 входов-выходов предназначена дл  обмена кодами 1D0-1D7 данных с шиной системы, группа 63 входов-выходов

-дл  обмена кодами адреса/данных AD0- AD15 (в тактах Т1, Т2 - младшие п тнадцать разр дов адреса, в тактах Т2-Т4 - принимаемые или передаваемые микропроцессором данные) с шиной 15 системы (фиг. 1).

Группа 59 входов-выходов блока 13 (фиг. 14) предназначена дл  обмена кодами адреса/данных АО0-П-АО15-П с шиной 16 системы, группа 39 входов - дл  подачи на входы 206.1 и 206.2 соответственно сигналов СТДЭ строба приема данных микропро- цессором с портов В0, В1 , блока 201 и СТД

-строба обмена данными микропроцессора по шинб 16, которые поступают с выходов 148.1 и 148.2 блока 6 (фиг. 7).

При значении сигнала СТДЭ 0 данные передаютс  с портов В0 и В1 через блок 202

на группу 63 выходов. При значении СТДЭ 1 передача данных блокируетс . При значении СТД 0 разрешаетс  обмен данными между входами-выходами 59 и 63 в зависимости от значени  сигнала на входе 47.

Вход 47 блока 13 предназначен дл  управлени  блоком 203 сигналом с выхода 171 .Нэлока 6 (фиг, 7). При значении сигнала DT/R 1/0/ данные передаютс  с шины 63 (59) на выходы 59 (63). Порты В0, В1 и В2 блока 201 предназначены дл  выдачи на выходах 205,1, 205,2 и 60 соответственно кодов ЭОЈС-Э07 младшего байта данных (кода инструкции), подставленного блоку 1 дл  чтени  в режимах Эмул ци  (Цикл), Э08-Э015 -старшего байта данных в указанных режимах, У01-У08 кода сигналов управлени  остановом.

Предлагаема  система обеспечивает обмен информацией с устройством отлаживаемого микропроцессорного комплекса, адресуемый в двадцатиразр дном двоичном адресном пространстве в соответствии с процедурами, предусмотренными, например , дл  микропроцессора марки КМ1810ВМ86.

С помощью системы отладки, выполн ющей функции внутрисхемного эмул тора, под управлением инструментального комплекса возможна реализаци  следующих функций: выполнение программы пользовател  в реальном масштабе времени с остановом по заданным услови м: по адресу, типу цикла обмена, используемому сегментному регистру или по сочетанию условий; пуск отлаживаемой системы с заданной команды; выполнение программы отлаживаемой системы, по шагам с анализом адреса/данных, слова состо ни , используемого сегментного регистра процессора в каждом цикле обмена; анализ и изменение состо ни  пам ти, портов ввода-вывода, внутренних регистров микропроцессора отлаживаемой системы; выполнение циклической записи чтени /данных в заданную  чейку запоминающего устройства или порт ввода-вывода.

Дл  реализации этих функций система может функционировать в четырех режимах: Автомат, Обмен, Эмул ци  и Цикл.

Управление системой осуществл ет инструментальный комплекс более высокого уровн , подключаемый к входам-выходам 17 через интерфейс ИРПС. Обмен между инструментальным комплексом и узлами системы осуществл етс  посредством блока 5.

На фиг.-1-14 цепи блокировки работы системы в интервале времени от включени 

питани  до завершени  его инициализации условно не показаны.

Выполнение программ отлаживаемой системы, котора  подключаетс  к внешней

шине 16 данных, а также сервисных программ , транслируемых в систему через блок 5 инструментальным комплексом осуществл етс  процессором 1 (фиг. 1).

В основе функционировани  системы

0 отладки лежит предварительное демультиплексирование и параллельна  фиксаци  сигналов микропроцессора в начале каждого цикла обмена на регистрах 180, 173, 174 и 181, 182, 183 с одновременной блокировкой

5 готовности процессора 1 блока 65.

Сигналы на выходах регистров 180, 173 и 174  вл ютс  информационными, они поступают на соответствующие порты ввода- вывода дл  последующей передачи, если

0 это предусмотрено, в инструментальный

комплекс через группу 17 входов-выходов.

Сигналы, выдаваемые процессором 1,

фиксируютс  на регистрах 181, 182 и 183 и

по команде начала цикла обмена мульти5 плексируютс  и выдаютс  на шину 16 (фиг. 1) под управлением блоков 3, 4, 6 и 7 в соответствии с временными диаграммами, приведенными на фиг. 16.

Одновременно снимаетс  блокировка

0 готовности с соответствующего входа 86.2 блока 3 (выход соответствующего разр да группы 23 выходов блока 2). При этом возникает возможность синхронизировать завершение цикла обмена блоком 1 с шиной

5 16. Данные поступают на шину 16с мультиплексированной шины 15 адреса/данных (фиг. 2) блока 65.

В обратном направлении данные поступают с шины 16 на группу 59 входое-выхо0 дов блока 13 (фиг. 14), далее через блок 203 магистральных элементов - на группу 63 входов-выходов блока 13 и, наконец, на шину 15 системы.

5 Предлагаема  система позвол ет использовать альтернативные источники команд и данных дл  блока 1 (фиг. 2). С одной стороны команды и данные могут поступать с шины 16 системы. С другой стороны эта

0 информаци  может поступать с шины 14 обмена через порты BJ3 и В1 блока 201 ( (фиг.14) и блок 202 магистральных элемен- :

, тов,

Сигналы, используемые дл  управлени 

5 и обмена в системе, подраздел ютс  на следующие группы: сигналы микропроцессора, сигналы внутреннего интерфейса ввода-выхода , сигналы портов ввода-вывода, сигналы синхронизации и начальной установки (сигналы известного микропроцессора

КМ1810ВМ86). Дл  их обозначени  признак -П не используетс .

В примере конкретного выполнени  блоков предлагаемой системы рассматриваетс  случай функционировани  микро- процессора КМ1810ВМ86 в максимальном режиме. В этом случае работой микропроцессора управл ет контроллер 170 блока 8 (фиг. 9). При этом сигналом перехода к началу цикла обмена контроллера 170 (фиг. 9)  вл етс  переход кода состо ни  1112 в лю: бое другое на группе 20 выходов блока 65 (фиг. 21. Обратный переход кода на выходе 20 в состо ние 1112  вл етс  сигналом дл  блока 170 (фиг. 9) к переходу на завершение цикла обмена.

Таким образрм о тех пор, пока код состо ни  S2, S1. S0 сохран ет значение Л12. система, выполн юща  функции процессора отлаживаемой (проектируемой) си- стемы, с точки зрени  последней находитс  в пассивном состо нии. С другой стороны, с точки зрени  лежа J (фиг. 1) системы изменени  кода S2, S1, S0 блока 1 из состо ни  111 в любое другое  вл ютс  признаком на- чала цикла обмена.

Дл  обеспечени  синхронизации фиксации сигналов S{3-S2, A0-A19, ВНЕ дл  последующей выдачи их на шину 16 (фиг. 1) или анализа в инструментальном комплек- се, подключаемом к группе 17 входов-выходов , в системе используетс  блок 170.

В начале цикла обмена блок 170 формирует на выходе ALE 45 (фиг. 9) импульсный сигнал СФА (фиг. 18-21),используемый дл  фиксации сигналов в регистрах 180 (фиг. 11) и 173 (фиг. 10).

При этом код адреса А0-А15 фиксируетс  в регистрах 174 (фиг. 10) и 183 (фиг. 12), разр ды адреса А16-А19 и сигнал ВНЕ (раз- решение старшего байта на шине) - в регистрах 173 (фиг. 10) и 182 (фиг. 12),

Кроме того, код адреса и слова состо ни  , коды ФА1-ФА19, Ф52-Ф50 с выходов регистров 173 (фиг. 10), 174 и 180 (фиг. 11) соответственно поступают на блоки сравнени  189-194 блока 12 (фиг. 13). .

Далее выполнение цикла обмена осуществл етс  под управлением блоков 3 и 4, которые синхронизируют формирование сигнала готовности, а также блоков 6 и 7, которые формируют управл ющие сигналы дл  процесса эмул ции,

При этом, благодар  соответствующей конструкции указанных блоков, на входы блока 1 (фиг. 1) обеспечиваетс  подача еле- дующих сигналов (фиг. 18-21): сигнала CLC на вход 72.1 в течение всего времени существовани  сигнала CLC -П на выходе 93.1 блока 4 (фиг.5); синхронна  подача сигнала

сброса RESET на вход 72.2 (фиг. 2) при наличии сигнала RESET-П на входе 93.2 блока 4 (фиг. 5), а также в интервале времени от момента включени  питани  до завершени  инициализации системы; синхронна  подача сигнала готовности READY на вход 72.3 (фиг.2), согласованна  с временной диаграммой (фиг. 18-21) цикла обмена системы при наличии сигналов READY -П или ЭТОТ на входе 16 блока 3 окончани  цикла обмена; блокировка сигнала готовности READY на входе 72.3 блока 1 (фиг. 2), выхода 92.1 .блока 4 (фиг. 5) при наличии сигнала блокировки БЛ.ГОТ на входе 86.2 блока 3 (фиг. 4), который через элементы ИЛИ 83, 84 и 82 устанавливает триггер 78 в единичное состо ние; блокировка сигнала готовности READY при наличии в такте ТЗ (фиг. 18-21) сигнала (аппаратного останова по услови м или безусловного) ОСТ с выхода 58 блока 12 (фиг. 1); продолжение цикла обмена после аппаратного останова по сигналу управлени  передачей ПРД на входе 86.1 (фиг. 4), куда он поступает с выхода соответствующего разр да группы 23 выходов блока 2 (фиг. 3).

Блоки 6 и 7 совместно выполн ют функцию управлени  посредством описанных выше сигналов СТДЭ, СТД, США, СТСС. СФС и ЭТОТ завершением цикла обмена данными между блоком 1 (фиг. 1) с отлаживаемой системой через шину 16 либо с инструментальным комплексом через порты В$ и В1 блока 201 (фиг. 14).

Согласование работы блоков 6 и 7 с временной диаграммой работы блока 1 обеспечиваетс  посредством сигналов CLC, КЦО, DEN, DT/R, СФА, Ф50-Ф52 и ПУСК, формируемых соответственно на выходах 92.3 блока 4 (фиг. 5), 29 блока 3 (фиг. 4), 171.2 блока 8 (фиг. 9), 171.1 блока 8 (фиг. 9), 52 блока 10 (фиг. 11), 41 блока 7 (фиг. 8).

Кроме того, особенност ми согласовани  функционировани  узлов системы  вл етс  следующее. Сигнал чтени  данных (исполнительный) RD-П с выхода 71.4 блока 1 (фиг. 2) выдаетс  не ранее начала такта Т2 цикла обмена системы (фиг. 18-21). Выдача информационного сигнала блокировки альтернативных задатчиков LOCK -П с выхода 71.3 блока 1 осуществл етс  по сигналу бло- ка 65 (фиг. 2) LOCK, а также по сигналу ELOCK блокировки альтернативных задзт- чиков в отлаживаемой системе, формируемому системой на входе 74.4 блока 1. Прием блоком 1 (фиг. 2) сигналов TEST и NM1 осу- ществл  етс  как с шины 16 системы, так и с выходов порта В1 блока 201 (фиг. 14).

Блокировка немаскируемых прерыва- ний осуществл етс  сигналом БЛ.ЫМ1 по

входу 74.3 блока 1 (фиг. 2), который поступает с выхода соответствующего разр да порта В1 блока 75.

Сигнал фиксации адреса или состо ни , формируемый на выходе элемента ИЛИ 184 (фиг. 12), обеспечивает фиксацию в регистре 182 кода адреса А16-А19, ВНЕ в начале цикла обмена блока 1 (фиг. 2) (по сигналу СФА на входе 45 блока 11 (фиг. 12)) и фиксацию кода состо ни  ST3-ST7 автоматиче- ски в такте Т2 цикла обмена системы (фиг. 18-21).

Сигнал с выхода элемента ИЛИ 175 (фиг. 10) обеспечивает функции в регистрах 173 и 174 кода адреса А16-А19, ВНЕ в нача- ле цикла обмена блока 1 по сигналу на входе 45 СФА и (или) фиксацию на регистре 173 кода слова состо ни  процессора ST3-ST7, а на регистре 174 состо ни  мультиплексируемой шины блока 1 AD0-AD15, а также TW цикла обмена процессора 1 (фиг. 18-21) по сигналу СТРОБ порта В1 блока 75.

Цикл работы системы начинаетс  с установки в нулевое состо ние триггеров 78 блока 3 (фиг. 4), триггера готовности 87 бло- ка 4 (фиг. 5) и триггера 77 останова блока 3 (фиг. 4) по установочным входам S сигналом с входа 45, поступающим с соответствующего выхода блока 8 (фиг. 9). При этом триггер 79 устанавливаетс  в нулевое состо ние по единичному выходу сигналом с инверсного выхода триггера 78 (фиг. 4). Наличие на первом J-входе триггера 78 сигнала нулевого уровн , а на К-входе уровн  Лог. 1 подготавливает переключение этого триггера по первому тактовому сигналу (CLC) с выхода 92.3 блока 4 (фиг. 3) в единичное состо ние по инверсному выходу в конце такта Т2 цикла обмена блока 1 (фиг. 15-21). В результате этого к такту ТЗ цикла обмена блока 1 на первом J-входе триггера 78 (фиг. 4) формируетс  уровень Лог, 1. Таким образом, по любому импульсу с выхода 92.3 блока 4 (фиг. 5), начина  с такта ТЗ цикла обмена блока 1, триггер 78 может переключатьс  в единич- ное состо ние и формировать сигналы готовности READY на выходе 92.1 блока 4 (фиг. 5) и окончани  цикла обмена КЦО на выходе 29 блока 3 (фиг. 4) при условии, что на втором и третьем J-входах триггера 78 к этому моменту времени будут сформированы сигналы единичного уровн , а на К-входе - уровень Лог. О.

Сигналы уровн  Лог.-О на К-входе триггера 78 и Лог. 1 на третьем J-входе этого триггера формируютс  при отсутствии сигнала блокировки готовности БЛ.ГОТ на входе 86.2 (фиг. 4), если триггер 77 останова установлен в единичное состо ние по нулевому выходу С другой стороны состо ние

триггера 77 останова определ етс  уровнем сигнала останова ОСТ на входе 58 (фиг. 4), который формируетс  блоком 12 (фиг. 13) к моменту установки триггера 79 (фиг.4) в единичное состо ние в конце такта ТЗ цикла обмена блока 1, а также уровнем сигнала ПРД на входе 86.1 блока 3.

К такту ТЗ все сигналы, определ ющие услови  останова, сформированы и подаютс  на схемы 189-194 сравнени  (фиг. 13).

Таким образом, сигнал Лог. 1 на нулевом выходе триггера 77 останова (фиг. 4) формируетс  в конце такта ТЗ цикла обмена, если услови  останова не сформировались, т.е. сигнал ОСТ на входе 58 имеет нулевое значение или сигнал ПРД на входе 86.1 имеет уровень Лог. 1.

Наличие сигнала высокого уровн  на третьем J-входе триггера 78 определ етс  наличием сигнала готовности READY-П высокого уровн  на входе 16 блока 3 (фиг, 4) в цикле обмена данными блока 1 с отлаживаемо системой или сигнала готовности ЭТОТ на входе 57 в цикле обмена блока 1 с постами В0 и В1 блока 201 (фиг. 14). Код 0002 разр дов СГ2-СГ0 на выходах 85.1- 85.3 определ ет состо ние, когда блок 1 находитс  в стадии выполнени  такта TW, присутствует сигнал готовности READY-П высокого уровн  на входе 16 (фиг. 4) или сигнала ЭТОТ на входе 37 низкого уровн . При этом сигнал готовности READY на выходе 92.1 не сформирован, поскольку триггер 77 останова установлен в нулевое состо ние по нулевому выходу, или присутствует сигнал блокировки БЛ.ГОТ низкого уровн .

Сигнал сброса RESET формируетс  на выходе 92.4 триггера 88 благодар  строби- рованию сигнала RESET-П на входе 98.2 тактовой частотой CLC с выхода элемента НЕ 89.

Рассмотрим процесс синхронизации управлени  процессом эмул ции в предлагаемой системе. Начало этого процесса определ етс  переходом триггера 153 блока 7 (фиг. 8) по переднему фронту тактового сигнала CLC с входа 32 в нулевое состо ние по инверсному выходу. При этом формируетс  начало фронта сигнала низкого уровн  СТСС на выходе 44 блока 7, который открывает выходные ключи регистра 181 блока 10 (фиг. 11). Это, в свою очередь, приводит к по влению на шине 16 (фиг. 1)сигналов кода состо ни  52-П-50-П с входов 51 блока 10 (фиг. 11).

Сигналом СТСС с нулевого выхода триггера 153 (фиг. 8) по S-входам устанавливаютс  в нулевое состо ние по инверсным выходам триггеры 154 и 156. При этом формируетс  начало сигналов ОТСА и СТМА на выходах 167.2 и 167.3 соответственно, Указанными сигналами с входов 186.2 и 186.3 открываютс  выходные ключи регистров 182 и 183 соответственно, что приводит к выдаче на выходах 53 и 54 блока 11 адресных сигналов Ар-П-А19-П, ВНЕ-П.

По переднему фронту очередного импульса CLC с входа 32 блока 7 (фиг. 8) триггер 156 через триггер 155, выполн ющий функцию задержки переднего фронта сигнала CLC, устанавливаетс  в нулевое состо-  ние. По заднему фронту сигнала СТМА с выхода 163.3 блока 7 закрываютс  выходные #лючи регистра 183, тем самым завер- шаетс  выдача сигналов адреса А0-П-А15-П на шину 16 (фиг. 1).

В дальнейшем обмен данными между шиной 15 (фиг. 1) AD0-AD15 и шиной 16 системы осуществл етс  через магистраль- ный элемент 203 (фиг. 14), а обмен между шиной 15 и портами В0, В1 блока 201 осуществл етс  через блок 202 (фиг 14).

Окончание выдачи сигнала СТМА на выходе 167.3 приводит к формированию на выходе 167.1 переднего фронта сигнала фиксации состо ни  СФС, который поступает на вход 186.1 блока 11 (фиг. 12). Выходным сигналом высокого уровн  с элемента ИЛИ 184 (фиг. 12) происходит фиксаци  в регистре 152 (при открытых сигналом с входа 186.2 выходных ключах Тблока 182) состо ни  шины 15 (фиг. 1) кодом A16/ST3- A19/ST6, BHE/ST7 блока 1 (фиг. 2).

Поскольку к рассматриваемому момен- ту времени на шине 15 блоком 1 устанавливаетс  код слова состо ни  блока 1, то на шине Сформируетс  код состо ни  5ТЗ-П- 5Т7-П. Одновременно с этим формируетс  сигнал СТМА V СТСА на выходе 40 блока 7 (фиг. 8), который поступает на одноименный вход элемента И 67 (фиг. 2) и разрешает выдачу на шину 16 (фиг. 1) сигнала чтени  RD-П с выхода 71.4 группы 18 выходов блока 1 (фиг. 2). Кроме того, сигналом с выхода 42 блока 7 разрешаетс  формирование эле- ментом И 145 блока 6 (фиг. 7) сигнала СТД на выходе 148.2 блока 6.

Завершение сигналов СТСС и СТС на выходах 44 и 167.1 блока 7 (фиг. 8) соответ- ственно определ етс  поступлением сигнала окончани  цикла обмена КЦО на вход 29 блока 7, сформированного таким образом, чтобы переход сигналов процессора 1 (фиг. 2) S2-SЈ на выходах 20 в состо ние 1112 и1 завершение сигнала СТСС на выходе 44 блока 7 (фиг. 8) произошли в одном такте цикла обмена. Это гарантирует синхронное завершение цикла обмена процессора и отлаживаемой системы.

Завершение сигналов СТСА на выходе 167.2 (СТМА V СТСА) на выходе 40 происходит по сигналу СФА с входа 45, формируемому в начале следующего цикла обмена блока 1 (фиг. 2) контроллером 170 (фиг, 9),

Начало цикла обмена данными блока 1 (фиг, 1) с отлаживаемой системой обеспечиваетс  подачей на D-вход триггера 153 (фиг. 8) сигнала уровн  Лог. 1. Изменение этого состо ни  D-входа триггера 153 на нулевое возможно лишь в последнем такте TW цикла обмена (фиг. 15-21). При этом подача сигна- ,ла высокого уровн  на D-вход триггера 153 может осуществл тьс  трем  способами: программной установкой единичного сигнала ПУСК на входе 169,3 (при нулевом значении сигнала АВТ с входа 169.1); изменением состо ни  S2-S0 на выходах 20 (фиг, 2) со значени  1112 на любое другое (при единичном значении сигнала АВТ); кодом типа цикла обмена Ф52-Ф50 на выходах регистра 180, сличающимс  от кода 11 пассивное состо ние) и от кода 1002 (код чтени  команды ) при наличии единичного сигнала ЦКЛ по, завершении сигнала СФА на выходе 41 бло- ка 7 (фиг. 8).

Сигнал ЭТОТ готовности формируетс  на выходе 37 блока 6 (фиг. 7) при наличии сигнала ЭМУЛ на входе 151.2 блока 6, нулевом значении сигнала ЦКЛ на входе 151.1, а также в любом цикле обмена, кроме цикла чтени  кода команды, при единичном значении сигнала ЦКЛ. При этом же условии раэ- решаетс  формирование сигнала СТДЭ на выходе 148.1 блока 6 (фиг. 7) и блокируетс  выдача сигнала СТД на выходе 148.2, Формирование сигналов СТД и СТДЭ стробиру- етс  действующим единичным значением сигнала DEN с входа 150.2 блока 6, который формируетс  на выходе 171.2 блока 8 (фиг. 91

Дополнительным условием формировани  сигнала СТДЭ  вл етс  нулевое значение сигнала DT/R с выхода 171.1 блока 8, который поступает на вход 150.1 блока 6 (фиг.7). Условие формировани  сигнала СТД определ етс , кроме того, нулевым значением сигнала СТМА V СТСА на выходе 40 (фиг. 8). Это обусловлено необходимостью блокировки выдачи данных с портов В0, В1 на шину 15 (фиг. 1 и 2) блока 1 в циклах записи данных и необходимостью согласовани  момента приема (выдачи) данных отлаживаемого комплекса с временной диаграммой сигналов шины 16 (фиг. 15-21). Функционирование предлагаемой системы осуществл етс  в соответствии с алгоритмами , приведенными на фиг, 17. При этом отдельные этапы, составл ющие алгоритмы режимов работы, выполн ютс  в соответствии с временными диаграммами, приведенными на фиг. 15-21.

При включении питани  блоком 5 (фиг. 6) по программе, записанной в блоке 96 пам ти, осуществл етс  настройка блоков 75, 172, 201, 187 и 188. Устанавливаютс  коды, определ ющие безусловный останов блока 1 (фиг. 2) в первом же цикле, и снимаютс  сигналы блокировки,

В результате этого, система переходит в исходное состо ние, в котором блок 1 (фиг. 1) остановлен в такте Тп (по сигналу останова ОСТ на входе 58 блока 3 (фиг. 4) шина 16 сохран ет пассивное состо ние, а обмен данными заблокирован).

В исходном состо нии производитс  передача информации, зафиксированной на регистрах 180, 173 и 174 (фиг. 11 и 10); в инструментальный комплекс через группу 17 входов-выходов.

На основании анализа этой информации из инструментального комплекса передаетс  управл ющее слово, которое определ ет переход системы из исходного состо ни  в один из четырех режимов работы:

Эмул ци . Обмен. Цикл, Автомат.

Анализ управл ющего слова осуществл етс  блоком 94 (фиг. 6) по заданной в блок 96 программе. Управл ющее слово, кроме того, определ ет, будет ли выполн тьс  режим со следующими дополнительными функци ми: формирование системой сигнала TEST на одноименный вход блока 65 (фиг. 2); формирование системой сигнала NMI на одноименный вход блока 65 (фиг. 2); формирование системой сигнала LOCK-П на выходе 71,3 блока 1 (фиг. 2); блокировка сигнала немаскируемого прерывани  NMI.

Управление формированием этих сигналов осуществл етс  кодом с выходов порта В1 блока 75 (фиг. 3).

В режиме Эмул ци  (фиг. 24) из инструментального комплекса через группу 17 входов-выходов принимаетс  и заноситс  на порты В(5 и В1 блока 201 два байта данных и производитс  один цикл чтени  блока 1 (фиг. 2) этих данных с сохранением пассивного состо ни  шины 16 (фиг. 1) По завершении цикла обмена система возвращаетс  в исходное состо ние

В режиме Обмен (фиг 26) производитс  один цикл обмена блока 1 с отлаживаемой системой по интерфейсу шины 16 (фиг

1).

В режиме Цикл (фиг 24) из инструментального комплекса через группу 17 входоввыходов принимаютс  и занос тс  в порты В0 и В1 блока 201 два байта данных, представл ющие собой команду чтени  или записи данных в  чейку пам ти или порт

ввода-вывода. При этом команда должна быть двух- или однобайтной (в последнем случае во втором байте содержитс  код ЗОН команды NOP), Система настраиваетс  на режим циклического выполнени  записанной в порты В, В1 блока 201 команды, аппаратный останов блокируетс .

Блок 1 системы в этом режиме читает коды с портов В0 и 81 блока 201 также, как и в режиме Эмул ци и. Другие циклы об5 мена выполн ютс  по шине 16 аналогично режиму Ъбмен.

В режиме Автомат система принимает от инструментального комплекса семь байтов , определ ющих услови  основного и

0 вспомогательного остановов. Инициируетс  блок 12 останова (фиг. 1), После этого система настраиваетс  на автоматическое выполнение программы отлаживаемой системы в реальном масштабе времени. Факти5 чески между двум  циклами обмена по шине 16 присутствует холостой такт. Дл  блока 1 (фиг. 2) эта задержка про вл етс  в виде наличи  лишнего такта ожидани  TW.

Выход из режима Автомат происходит

0 при останове по заданным услови м (на основе анализа кода состо ни  СП0-СГ2. который с выходов 30 блока 3 (фиг. 4) поступает на порт В2 блока 75 (фиг. 3) или по команде поступает через группу 17 Bko5 дов-выходов из инструментального комплекса )/

Claims (6)

1. Формула изобретени  1, Система отладки микропроцессорных устройств, содержаща  процессор, блок

   0 коммутации управл ющих сигналов, блок синхронизации процессора, блок задани  режимов обмена, блок регистров состо ни , первый блок регистров адреса, блок коммутации данных, причем группа входов-выхо5 дов обмена сигналами данных и группа управл ющих чтением входов блока коммутации управл ющих сигналов соединены соответственно с разр дами данных и управл ющими разр дами шины обмена сис0 темы, группа выходов, управл ющих сигналами разрешени  блока коммутации управл ющих сигналов, соединена с первой группой управл ющих входов процессора, группа входов-выходов данных/адреса ко5 торого через внутреннюю шину данных соединена с группой информационных входов первого блока регистров адреса и первой группой входов-выходов данных блока коммутации данных, группа выходов кода состо ни  процессора соединена с группами информационных входов блока задани  режимов обмена и блока регистров состо ни , группы входов-выходов запросов, выходов состо ни  очереди команд и втора  группа управл ющих входов процессора соединены соответственно с разр дами запросов , разр дами состо ни  очереди команд и управл ющими разр дами внешней шины данных системы, перва  группа выходов и выход блока синхронизации процессора соединены соответственно с группой входов синхронизации процессора и входом синхронизации блока задани  режимов обмена, группа входов блока синхро- низации процессора соединена с разр дами синхронизации процессора и с разр дами синхронизации внешней шины данных системы, выход управлени  фиксацией адреса и выход разр да управлени  передачей-приемом данных группы выходов блока задани  режимов обмена соединены соответственно с одноименными входами первого блока регистров адреса, блока регистров состо ни  и блока коммутации данных, перва  группа выходов выдачи слова состо ни  микропроцессора, блока регистров состо ни  соединена с разр дами сигналов состо ни  внешней шины системы , группы выходов мультиплексированного кода и кода адреса/данных первого блока регистров адреса соединены с соответствующими группами разр дов адреса внешней шины данных системы, перва  группа выходов данных, втора  группа входов-выходов данных и перва  группа управл ющих входов блока коммутации данных соединены соответственно с разр дами данных внешней шины данных, разр дами данных шины обмена и управл ющими разр дами шины обмена системы, отличающа с  тем, что, с целью повышени  быстродействи , она содержит блок окончани  цикла обмена, блок задани  режимов эмул ции, блек синхронизации обмена, блок выбора адреса, второй блок регистров адреса и блок останова, причем группа входов-выходов адреса/данных процессора соединена через внутреннюю шину данных с первой группой входов данных второго блока регистров адреса, группа выходов кода состо ни  процессора соединена с группой информационных входов блока выбора адреса, группа информационных выходов блока коммутации управл ющих сигналов - с первой группой входов блока окончани  цикла обмена, а выходы первых и вторых управл ющих разр дов группы информационных выходов блока коммутации управл ющих сигналов соединены с первой группой управл ющих входов блока синхронизации

   обмена и группой управл ющих входов блока выбора адреса, выход разр да синхронизации адреса группы управл ющих выходов блока коммутации управл ющих сигналов 5 соединен с одноименным входом второго блока регистров адреса, группа выходов состо ни , первый и второй выходы блока окончани  цикла обмена соединены соответственно с группой информационных вхо- 0 дов блока коммутации управл ющих сигналов, первым входом блока синхронизации процессора и первым управл ющим входом блока выбора адреса, группа выходов , первый выход стробировани , первый

   5 и второй выходы инверсного стробировани  и второй выход стробировани  которого соединены соответственное группой управл ющих входов первого блока регистров адреса, управл ющим входом процессора,

   0 вторым входом блока синхронизации процессора , управл ющим входом блока синхронизации обмена и входом управлени  св зью с внешней шиной данных блока регистров состо ни , втора  группа выходов

   5 блока синхронизации процессора и выход тактового разр да этой группы соединены соответственно с второй группой входов блока окончани  цикла обмена и вторым управл ющим входом блока выбора адреса,

   0 группа входов-выходов системы соединена с первой группой входов-выходов блока задани  режима эмул ции, втора  группа входов-выходов которого соединена с шиной обмена системы, первый и второй выходы и

   5 группа выходов блока синхронизации обмена соединены соответственно с первым управл ющим входом блока окончани  цикла обмена, третьим управл ющим входом бло ка выбора адреса и второй группой управл 0 ющих входов блока коммутации данных, втора  группа выходов данных которого соединена с первой группой входов данных блока останова, выход управлени  фиксацией адреса блока задани  режимов обме5 на соединен с одноименными входами блока окончани  цикла обмена, блока выбо- . ра адреса и второго блока регистров адреса, группа выходов блока задани  режимов обмена соединена с второй группой управл 0 ющих входов блока синхронизации обмена, группа выходов второго блока регистрои адреса - с группой адресных входов блока останова, группы входов-выходов данных и управл ющих входов соответственно второ5 го блока регистров адреса и блока останова соединены с соответствующими разр дами данных и управл ющими разр дами шины обмена системы, втора  группа входов данных блока останова соединена с соответствующими разр дами внутренней шины

   данных системы, втора  группа выходов блока регистров состо ни  - с группой информационных входов блока синхронизации обмена, второй и третьей группами входов данных соответственно второго блока регистров адреса и блока останова, выход сигнала останова блока останова соединен с вторым управл ющим входом блока окончани  цикла обмена, третий управл ющий вход которого соединен с разр дом готовности внешней шины данных системы.
2. 2. Система по п. 1,отличающа с  тем. что блок окончани  цикла обмена содержит первый, второй и третий триггеры, элемент И, первый, второй, третий и четвертый элементы ИЛИ, причем нулевой выход первого триггера подключен к инверсному входу первого элемента ИЛИ, выход которого подключен к совмещенным инверсному J-входу и К-входу второго триггера, а также к первому разр ду группы выходов состо ни  блока окончани  цикла обмена, единичный выход второго триггера подключен к первому выходу блока окончани  цикла обмена , а нулевой выход второго триггера - к нулевому входу третьего триггера, единичный выход которого подключен к синхров- ходу первого триггера, к инверсному входу второго элемента ИЛИ, к второму разр ду группы выходов состо ни  блока окончани  цикла обмена, к пр мому J-входу второго триггера, инверсный выход третьего триггера подключен к первому входу элемента И, выход которого подключен к второму выходу блока окончани  цикла обмене), выход третьего элемента ИЛИ подключен к пр мому J-входу второго триггера и к третьему разр ду группы выходов состо ни  блока окончани  цикла обмена, выход четвертого элемента ИЛИ подключен к пр мому входу второго элемента ИЛИ, выход которого подключен к пр мому входу первого элемента ИЛИ, перва  группа входов блока окончани  цикла обмена подключена первым разр дом к нулевому входу первого триггера, а вторым разр дом - к инверсному входу четвертого элемента ИЛИ, установочный и информационный входы третьего триггера подключены к заземл ющей шине, пр мой вход четвертого элемента ИЛИ - к заземл ющей шине, втора  группа входов блока окончани  цикла обмена подключена первым , вторым и третьим разр дами к синх- ровходам соответственно второго и третьего триггеров и второму входу элемента И, третий и первый управл ющие входы блока окончани  цикла обмена  вл ютс  соответственно пр мым и инверсным входами третьего элемента ИЛИ, вход управлени 

   фиксацией адреса блока окончани  цикла обмена подключен к установочным входам первого и второго триггеров, второй управл ющий вход блока окончани  цикла обме- на - к информационному входу первого триггера.
3. 3.Система по п. 1,отличающа с  тем, что блок синхронизации процессора содержит первый и второй триггеры, первый,

   второй и третий элементы НЕ, причем инверсный выход первого триггера подключен к первым разр дам первой и второй групп выходов блока синхронизации процессора, выход первого элемента НЕ - к второму

   5 разр ду первой группы выходов блока, а также к входу второго элемента НЕ и к син- хровходу второго триггера, инверсный выход которого подключен к второму разр ду второй группы выходов блока, выход второ0 го элемента НЕ подключен к третьим разр дам первой и второй групп выходов блока и к выходу блока, выход третьего элемента НЕ - к информационному входу второго триггера , обнул ющий и информационный вход

   5 первого триггера, установочные единичные и нулевой входы второго триггера подключены к заземл ющей шине, первый и второй управл ющие входы блока - к установочному единичному входу и синхровходу соот0 ветственно первого триггера, группа входов блока подключена первым разр дом к входу первого элемента НЕ, а вторым разр дом - к входу третьего элемента НЕ.
4. 4,Система по п.1,отличающа с  5 тем, что блок синхронизации обмена содержит п ть элементов И, элемент ИЛИ и элемент НЕ, причем выход первого элемента И подключен к первому входу второго элемента И, инверсный выход которого подключен

   0 к первому инверсному входу элемента ИЛИ и  вл етс  вторым выходом блока синхронизации обмена, выход третьего элемента И подключен к первому входу четвертого элемента И и к входу элемента НЕ, выход кото5 рого подключен к первому входу п того элемента И и  вл етс  первым выходом блока синхронизации обмена, инверсный выход четвертого элемента И подключен к первому разр ду группы выходов блока син0 хронизации обмена, выход п того элемента И - к второму разр ду группы выходов блока синхронизации обмена, выход элемента ИЛИ - к первому входу третьего элемента И, группа информационных входов блока син5 хронизации обмена подключена первым разр дом к второму входу второго элемента И, вторым разр дом и третьим разр дом - к первому и второму инверсным входам первого элемента И, втора  группа управл ющих входов блока синхронизации обмена

   первым разр дом подключена к инверсному входу четвертого элемента И, а вторым разр дом - к вторым входам четвертого и п того элементов И, перва  группа управл ющих входов блока синхронизации обмена подключена первым разр дом к третьему входу второго элемента И и второму инверсному входу первого элемента ИЛИ, вторым разр дом - к второму входу третьего элемента И, управл ющий вход блока синхронизации обмена  вл етс  третьим входом п того элемента И.
5. 5. Система по п.1,отличающа с  тем, что блок выбора адреса содержит п ть триггеров, п ть элементов И, четыре элемента ИЛИ, элемент задержки и элемент НЕ, причем пр мой выход первого триггера подключен к пр мому входу первого элемента И, выход которого подключен к первому входу первого элемента ИЛИ, инверсный выход второго триггера подключен к установочным единичным входам третьего и четвертого триггеров и второму выходу стробировани , к входу элемента задержки , инверсный выход которого подключен к первому входу второго элемента И, инверсный выход третьего триггера - к первому разр ду группы выходов блока, пр мой , выход - к единичному входу п того триггера и к первому входу третьего элемента И, инверсный выход которого  вл етс  первым выходом стробировани  блока, инверсный выход п того триггера подключен к синхровходу четвертого триггера, инверсный выход которого подключен к второму разр ду группы выходов блока, к вторым входам третьего и второго элементов И, выход четвертого элемента И подключен к второму входу первого элемента ИЛИ, выход которого подключен к информационному входу второго триггера, выход п того элемента И подключен к первому входу второго элемента ИЛИ, выход которого подключен к синхровходу первого триггера, выход второго элемента И подключен к третьему разр ду группы выходов блока, пр мой выход третьего элемента И - к второму выходу инверсного стробировани  блока, выход третьего элемента ИЛИ - к первому входу четвертого элемента И, выход четвертого элемента ИЛИ - к обнул ющему входу второго триггера, выход элемента НЕ - к первому входу п того элемента И, к инверсному обнул ющему входу первого триггера и к первому выходу инверсного стробировани  блока, группа информационных входов блока первым, вторым и третьим разр дами подключена соответственно к первому, второму и третьему инверсным входам третьего элемента ИЛИ, группа управл ющих

   входов подключена первым разр дом к. инверсному входу первого элемента И и к второму входу четвертого элемента И, вторым разр дом - к второму входу п того элемента 5 И, третьим разр дом - к второму входу второго элемента ИЛИ, третий управл ющий вход блока  вл етс  третьим входом п того элемента И, первый управл ющий вход блока - инверсным входом четвертого элемента

   0 ИЛИ, вход управлени  фиксацией адреса блока подключен к синхровходу третьего триггера и к входу элемента НЕ, второй уп- .равл ющий вход блока подключен к синх- ровходам п того и второго триггеров,

   5 единичный и информационный входы первого триггера, единичный вход второго триггера , информационный и обнул ющий входы третьего, п того и четвертого триггеров , а также пр мой вход четвертого эле0 мента ИЛИ подключены к заземл ющей шине.
6. 6. Система по п. 1,отличающа с  тем, что блок останова содержит первое и второе программируемые устройства ввода5 вывода, шесть схем сравнени , элемент ИЛИ, причем группы выходов первого, второго и перва  группа третьего каналов первого программируемого устройства ввода-вывода подключены к разр дам пер0 вой группы информационных входов первой схемы сравнени , выход которой подключен к первому входу элемента ИЛИ, втора  группа выходов третьего канала первого программируемого устройства ввода-вьпюда

   5 подключена к первой группе информационных входов второй схемы сравнени , группы выходов первого и второго каналов, а также перва  группа выходов третьего канала второго программируемого устройства

   0 ввода-вывода подключены к разр дам первой группы информационных входов третьей схемы сравнени , выход которой подключен к второму входу элемента ИЛИ, втора  группа выходов третьего канала вто5 рого программируемого устройства ввода- вывода подключена к первой группе информационных входов четвертой схемы сравнени , выход которой подключен к второму входу элемента ИЛИ, треть  группа

   0 выходов третьего канала второго программируемого устройства ввода-вывода подключена к первой группе информационных входов п той схемы сравнени , выход которой подключен к второму входу элемента

   5 ИЛИ, треть  группа выходов третьего канала первого программируемого устройства ввода-вывода подключена к первой группе информационных входов шестой схемы сравнени , группа входов адреса блока подключена к вторым группам информационных входов первой и третьей схем сравнени , группа входов-выходов блока подключена к группе информационных входов-выходов первого программируемого устройства ввода-вывода и к группе информационных входов второго программируемого устройства ввода-вывода, группа управл ющих входов блока останова подключена первым разр дом к входу чтени , вторым разр дом - к входу записи первого и второго программируемых устройств ввода-вывода , третий разр д подключен к входу выбора первого программируемого устройства ввода-вывода, четвертый разр д - к первому входу адреса, п тый разр д - к второму входу адреса, шестой разр д - к входу начальной установки первого и второго программируемых устройств ввода-вывода , седьмой разр д- к входу выбора второго программируемого устройства ввода-вывода , треть  группа входов данных блока оста- нова подключена к вторым группам

   информационных входов второй и четвертой схем сравнени , втора  группа входов данных блока останова - к вторым группам информационных входов шестой и п той

   схем сравнени , перва  группа входов данных блока останова первым разр дом - к единичному установочному входу первой схемы сравнени , вторым разр дом - к единичному установочному входу третьей схемы сравнени , третьим разр дом - к нулевому, а четвертым разр дом - к единичному установочному входам второй схемы сравнени , п тый разр д подключен к нулевому установочному входу четвертой схемы

   сравнени , шестой, седьмой и восьмой разр ды - к единичным установочным входам четвертой, шестой и п той схем сравнени , выход второй схемы сравнени  подключен к первому входу элемента ИЛИ, выход которого  вл етс  выходом останова блока останова , выход шестой схемы сравнени  подключен к первому входу элемента ИЛИ.

   Таблица 1

   Таблица 2

   1ST4 /2ST4/

   1ST3 /2ST3/

   1 2 3

   0 0

   1

   0 1

   J0

   Останов в цикле обмена (физический адрес формируетс  от:носительно сегмента ES)

   Останов в цикле обмена данными со стеком (физический

   адрес формируетс  относительно сегмента SS) Останов в цикле чтени  кода инструкции / физический адрес формируетс  относительно сегмента CS / или в цикле обмена, когда физический адрес формируетс  без использовани 

   сегментных регистров /относительно нул / Останов в цикле обмена, в котором физический адрес

   формируетс  относительно сегмента DS

   Таблица 3

   Услови  останова по сегментному регистру

   Внешн   шина данных.

   г 4

   ж ж

   ж

   76.4

   - JfL5 2&6

   L..

   Фиг. 2

   Фиг.З

   Фиг.5

   гь

   Г

   i

   Фиг.7

   1

   Фиг. 9

   Фиг. Ю

   U МФ

   69900А1

   Г

   W

   Фиг. Щ

   Такты работы эмул тора

   (911)

   C7WT

   (167.3)

   С7СЯ

   (167.2}

   СШ

   (W)„ „

   7777777777777/77777777/7/777777777777/. A№fl-/Wfr/

   (53)

   мклс;

   Г77.4)

   MWTC;

   Ш .

   ЛШУ-/7 ())

   Фиг. 75

   к

   г

   I 7-J | 7W TW TW ТЧ

   Фы, ШФ&0 - r-9ЯО i 115

   /

   I

   V

   л

   ///A n I n 73 I TW iry

   v j(  о-п+тз-п

   АО-П+А15-П

   AMWTC

   VI

   Лиг. 17

   5c

   В режиме „ цикм ЗМУА 7 цкл

   157 ф

   Пуск ф } 5А.ГОТ 1

   OtT - ф

   (остано8 ло ус/ю§и м блокирован )

   CLC(32.3) (4S)

   Пуск

   ПРД (861) 5л. Гот (8б.2)

   ЭМЛ(1512)

   АЯО+АВ; т/п .;;

   DEN{17I2)

   СТД(№8.2)

   СТДЭ(Ш.1)

   эгогиТ)

   READY(92.1)- СГФ (85-3) КТ1 (8wQ77tt-l KT2{8b/X.Q№ CTMA(1S73)

   с тс A f /б, г;.

   CTCC(W)

   Такты работы эмул тора ///////// ///////////АУ777ЛШШ ШШ1&

   Цикл приема данных. 8 режиме эмул

   Ifиifrf

   AtiQ-n-.AWS-n- (59)

   МЯДС(ЯЗ-П) I (71.U L

   HWC (WR-П) OTBВ реж име,,эму/г t/.обмен

   REAEY F 16(5/I 3))ЦКЛ- ЯВТ Ф, ОСТИ Уезуспо6ный останов)

   Кlf-ritf f -Сигнал интерфейса цсследуеного комплекса (дл  справок

   Фиг. 18

   -If-JfTW T TW THf | TV |

   TW TW ГлуГпу Г7-у У/Л

   -..I

   §УО-П±215-Л f

   В pexuye обувн

   I I 7-7 Г 7 I 73 I Г4

   У////////////////////,

   i

   J

   Цикл Выда.

   Фиг. 20

   Фиг.21

   Да

   Прин ть байт с порта 32 ЮР 75 и Ъыдат его па порт 1Я$95

   Запрос на прием

   050T0S2, т/1/5, ВНЕ

   ,SrJf577j

   блокируетс  поаача ФА1+ФАЮ

   , N на хомла ра/поры

   -мемы останова ло

   Прин ть байт с порта B1ZOP172 и его /fff порт I3S95

   Прин ть ffffum с nopmaBZJOPm IA8+A15 и Выдать его на г . пппт члорт 12S35

   , ,

   ,SrJf577j

   Выдать на порт B1WP 7S код ЗСН

   ЛУстано8и/пь cmpof-1

   Выдать на порт B1IOP 75 код 8СН

   577

   Ф

   Фиг. 23

   С Режим эмул ци 

   I

   Выдать на лор/п BUOP75 бай/л 1фФФД1ДбД5ДЬг

   Выдашь на  ор/  Ш35 код 55Н

   Запрос нао&мен

   Байт

   мдани  режима

   Фиг. 24

   Соот8етст8енно младший и старший байты

   данных, или кода команды, пред/юэжтче/мА/е дл  приема проц ссорам г В донном цикле одмена

   8 режиме эмул ции

   1

   -ГW 7

   Выдать на мАад- UIUB разрлды порта ВО ЮР 75 пмуНаит фн

   А

   Выдать на младшие разр ды порта ВО ЮР 75 полубайт W

   Выдать на порт ВО ЮР 75 код ФФН

   С Режим обмен J

   выдать на порт BUOP 75 байт

   КРФФАЧШЗДЧг

   Выдать на порт В0 ЮР 75 код

   -1 Пуск-1

   Выдать на порт BUOP75 ёайт 1ФФ1Д7,ДбЛ5ЛЧг

   Выдать на порт 81 ЮР 75 байт

   1ффД7Д6Ј5М г.

   rf

   Строб 1

   Л1тро5-$

   Выдать на порт

   I2S35 Мд 55 Н

   Запрос наобмен

   Прин ть байт с порта 1Д$ 95

   Нет

   Гопю8ность of мена

   Строб 1

   Прин ть байте порта ВПОР172 и йыдать его на порт ISS95

   Нет

   чередагтик , .ZJS 55 eormfo

   Прин ть ffaum с порта 82 ЮР т и бывать его #а парт IBS 95

   {

   38+215

   Фиг. 26

   Выдать на порт B1IOP75 байт КЬФфДЩбДЩ

   f ГЈ5Г ДЧ ENM1 - Р.5 ЬЛ.НМТ Лб ELOCK Д7 LTPOB Ф Уст. - Ф .Уст. /

   Да

   3anpoc на обмен

   L

   Прин ть байт с порта 1Д$95 и Выдать еео на порт ВО ЮР 201

   Фиг. 27

   S)

   Выдать т порт В0 ЮР 75 ко/ 32Н

   Выдать на порт

   80ЮР 75 код ЗФН

   5л.

   Залрос на о$нен

   (прерывание

   режипа

   S

   №

   -рз/саиЛми/ оапаюИ

   Фиъ.28

   Выдать на порт 81 ЮР 75 байт 1ФФфД1,Дб,Д5,ДЦ

   Выдать на порт 7tfS 95 код 55Н

   Запрос на обмен

   Да

   Прин ть байт с порта 12$ 95, Выдать его на порт ВО ЮР 787

   Прин ть байт с порта Л75 35, Выдать еео на порт B1IOPW

   Прин ть байт с порта IHS95, /4 Выдать его на порт 82 ЮР 187

   Прин ть Вайт с

   парта 1Д&95 Выдать еео на порт 80 ЮР 188

   Фаг. 29

   Вай/п управлени  услови ми останова У0 -г Y08

   Выдать на порт 80 ЮР 75 байт ф АН

   Выдать на порт ВФ10Р75 байт ф СН

   Прин ть байт с порта

   Состо ние суг

   Oc/nattoS пауслоби п состо лс  I

   Фиг. 30

   Прин ть байт с порта. Ш 95, Выдать его на порт ВТ ЮР /88

   Прин ть дайт с порта Ш 95, Выдать его на порт 32 ЮР 188