SU1157546A1 - Мультиплексное устройство дл обмена информацией - Google Patents

Abstract

1. МУЛЬТИПЛЕКСНОЕ УСТРОЙСТВО ДЛЯ ОБМЕНА ИНФОРМАЦИЕЙ, содержащее узел прерывани , узел захвата магистрали и регистр управл ющего слова , информационные входы - выходы которых образуют управл ющий входвыход устройства, узел формировани  адреса, выход которого  вл етс  первьш адресным выходом устройства, регистр информации, первый и второй информационные входы-выходы которого  вл ютс  соответственно первым и вторым информационными входами - выходами устройства, и распределитель сигналов управлени  циклом, первый, второй , третий и четвертый выходы которого подключены соответственно к управл ющим входам узла захвата магистрали , узла формировани  адреса, регистра управл ющего слова и регистра информащи, отличающеес  тем, что, с целью сокращени  аппаратурных затрат, в устройство введены узел генераций адресов, узел синхронизации обмена и коммутатор констант, причем информационный вход и вход сброса узла синхронизации обмена соединены соответственно с информационными входами-выходами узла захвата магистрали и узла прерывани ,, перва  группа вьпсодов  вл етс  группой выходов синхронизации устройства, а вход задани  направлени  обмена подключен к п тому выходу распределител  сигналов управлени  циклом, группа входов которого .соединена с второй группой выходов узла синхронизации обмена , с управл ющим выходом регистра управл ющего слова и первым управл ющим выходом узла генерации адресов , второй управл ющий выход которого соединен с входом пуска узла захвата магистрали, вход синхронизации  вл етс  входом синхронизации устройства , а информационный выход соединен с вторым адресным выходом устройства и информационным входом коммутатора констант, первый и второй управл ю (Л щие входы которого подключены соотс: ветственно к шестому выходу распределител  сигналов управлени  циклом и синхронизирующим выходом узла прерывани , вход синхронизации которого соединен с информационнь м входом регистра управл ющего слова и выходом ел узла формировани  адреса, информаци онный вход которого  вл етс  адресным входом устройства, выход коммуел татора констант соединен с управл ю4 щим входом-выходом устройства, прио: чем узел генерации адресов.содержит задающий генератор, злемент Ни злемент ИЛИ, причем счетный вход счетчика соединен с выходом задающего генератора, группа выходов образует информационный выход узла, выходы первого и последнего разр де счетчика Соединены соответственно с первым и BTopbw входами элемента И, выход которого  вл етс  первы управл ющим выходом узла и соединен с

Description

первым входом элемента ИЛИ, второй вход и выход -которого  вл ютс  соотнетственно входом синхроннза1ши и вторым управл ющим выходом узла гене рации адресов, при этом узел синхронизации обмена содержит регистр сдвига, п ть элементов И, элемент задержки и элемент НЕ, причем информационнь (й вход регистра сдвига соединен с информационным входом узл синхронизации обмена, вход сброса .через элемент задержки соединен с входом сброса узла, первый вход первого элемента И соединен через элемент НЕ с входом задани  направлени  обмена узла и первыми входами второго и третьего элементов И, а вЬ1ход - с первым входом четвёртого элемента И, второй вход которого подключен к входу сброса узла, первый выход регистра сдвига соединен с вторым входом второго элемента И, второй выход .- с вторыми входами первого и тр атьего элементов И и инверсным выходом п того элемента И, пр мой вход которого соединен с третьим выходом регистра сдвига, четвертый регистр сдвига и выходы первого и второго элементов И образуют первую группу выходов узла, третий выход регистра сдвига и выходы третьего , четвертого и п того элементов И образуют вторую группу выходов узл синхронизации обмена.

2.Устройство по п. I, отличающеес , тем, что узел захвата магУ1атрали содержит два триггера и элемент И, причем выход первого триггера соединен с инверсным входом элемента И и входом сброса второго триггера, синхровход которого  вл етс  входом пуска узла, а выход подключен к информационному нхОду первого тр: ггера, вход сброса и сишсровход которого соединены соответственно с управл ющим входом узла и пр мым входом элемента И, выходы первого и второго триггеров

и выход и пр мой вход элемента И образуют информационный вход-выход узла.

3.Устройство по п, 1, о т л и чающеес  тем, что распределитель сигналов управлени  циклом содержит счетчик, дешифратор и триггер , причем тактовый вход счетчика

и перва  группа входов дешифратора образуют группу входов распределител , группа выходов счетчика соединен с второй группой входов дешифратора, первый и второй выходы которого соединены соответственно с установочным входом и входом сброса триггера, а группа выходов образует второй, тре тий и шестой выходы распределител , второй выход дешифратора и выход триггера  вл ютс  соответственно первым и п тым выходами распределител .

1

Изобретение относитс  к вычислительной технике и предназначено дл  сопр жени  магистрали системы обработки данных с магистралью периферийных устройств, например магистралью адаптеров каналов св зи.

Цель изобретени  - сокращение аппаратурных затрат.

На фиг. 1 предст.1влена блок-схема устройства; на фиг. 2 - фу кциональиа  схема узлов захвата магистрали, узла синхройизации и узла прерываний, составл ющих интерфейсный блок; на фиг. 3-7 - функциональные схемы распределител  сигналов управлени  циклом , узла генерации адресов, коммутатора констант, регистра управл ющего слова и узла формировани  адреса соответственно на фиг. временные диаграммы работы устройства; на фиг. И - пример структуры системы, использующий устройство дл  сопр жени  с телеграфными каналами св зи; на фиг. 12 - пример используемого в системе канального адаптера; на фиг. 13 - блок-схема алгоритма работы устройства

Устройство содержит (фиг. 1) узел генерации адресов, распределитель 2 сигналов управлени  циклом, интерфейсный блок 3, шины Д системной магистрали , через которую устройство соеди3:1

н етс  с управл ющей ЭВМ (не показана ) и шины 5 магистрали периферийных устройств, к которой подключены периферийные устройства, например, адаптеры телеграфных каналов св зи, регистр 6 управл ющего слова, узел 7 формировани  адреса, коммутатор 8 констант, регистр 9 информации. Интерфейсный блок 3 состоит из узла 10 захвата магистрали, узла 11 синхронизации обмена и узла 12 прерываний , I Узел 10 захвата магистрали (г. 2) содержит триггеры 13 и 14, элемент И 15, шину 16 входа пуска, шину 17 управл к цего входа и шины 1.8 - 21 информационного входа-выхода узла ip. Узел 11 синхронизации обмена (ф г. 2) содержит регистр 22 сдвига, элемент НЕ 23, элемент 24 задержки, первый 25, второй 26, четвертый 27, третий 28 и п тый 29 элементы И, шины 30 и 31 третьего и четвертого выходов регистра 22, шину 32 входа задани  направлени  обмена узла 11, шины 3335 выходов элементов И 25, 27 и 29, шину 36 входа сброса узла 11, шины 37 и 38 выходов элементов И 26 и 28. Ш1ЯЫ 31, 33 и 37 образуют первую группу выходов, а шины 30, 34, 35 и 38 - вторую группу выходов узла 11. Узел 12 прерываний (фиг. 2) содержит магистральный усилитель 39, триггеры 40 и 41, элемент НЕ 42, элемент И 43, шины 44 - 46 информационного входа-выхода и шины 47 и 48 выхода и входа синхронизации узла 11.

Распределитель 2 сигналов управлени  1ЩКЛРМ содержит (фиг. 3) счетчик 49, девшфратор, организованный на элементах ИЛИ 50 - 53 и элементах И 54 - 64, триггер 65, шины 66 и 67, составл ющие вместе с шинами 30, 34, 35 и 38 группу входов распределител  2, шины 68 и 69 шестого выхода, шины 70 - 72 второго выхода, шины 73 и 74 третьего выхода и шины 75 и 76 четвертого выхода распределител  2.

Узел 1 генерации адресов содержит (фиг. 4) задающий генератор 77, счетчик 78, элемент И 79, элемент ИЛИ 80, шины 81-86 информационного выхода, шину 87 синхронизирующего входа узлд 1.

Коммутатор 8 Констант (фиг. 5) состоит из элемента ИЛИ 88 и группы магистральных усилителей 89. Выход элемеита ИЛИ 88 соединен с входом

57546 4J

управлени  магистральных усилителе 89, а входы соединены с информационными входами магистральных усилителей 89 и с шинами 47 и 68 и 69 5 .(фиг. 2). Другие информационные входы магистральных усилителей 89 соединены с шинами 81-86 выходов распределител  2 (фиг. 4) и адресными перемычками 90.

О Регистр 6 .управл ющего слова содержит (фиг, 6) запоминающий регистр 91, магистральные усилители 92 и 93 и элементы И 94 и 95.

Узел 7 формировани  адресов содер 5 жит (фиг. 7) регистр 96, счетчик 97, две группы магистральных усилителей 98 и 99, элемент ИЛИ 100 и элемент И 101.

В рассматриваемом примере устройство работает в телеграфном концентраторе и в центре коммутации сообщений (ЦКС). Как концентратор, так и ЦКС,  вл ютс  специализированными вычислительными системами, предназначенными дл  использовани  в телеграфной сети коммутации сообщений. Основой таких систем (фиг. 11)  вл етс  микроэвм (СОД) 102 одношинной структуры, функциональные устройства которой (процессор 103, пам ть 104,контроллеры периферийных устройств 105 и т.п.) объединены одной системной магистралью межмодульного параллельного интерфейса 4, имеющий единое

5 адресное пространство. К этой магистрали , нар ду с другими устройствами, подключено и предлагаемое устройство 106, осуществл ющее посредством магистрали 5 обслуживание канальных

0 адаптеров 107 в режиме разделени  времени.

Каждый канальный адаптер содержит (фиг. 12) дешифратор 108 номера канала св зи и приемно-передатчик 109,

5 состо щий из регистров ПО и III сдвига и элемента И 112.

Устройство работает следующим образом .

Устройство не содержит специальных средств, хран щих информацию о текзпдем состо нии каналов св зи. Необходима  управл юща  информаци , отражающа  состо ние каналов, размещаетс  в основной пам ти микроЭВМ 102, существующей как ресурс вычислительной системы, независимо от наличи  устройства 106. Устройство 106 работает с зонами пам ти 104, содержащими необходимую информацию о состо нии каналов св эи , методом пр мого доступа, выполн   рутинные операции по приему и передаче информации без участи  процессора 103 и затрат вычислительн го ресурса системы. Функциональна  законченность устройства про вл етс  в выполнении им определенных законченных операпий по обмену информацией между пам тью 104 и каналами св зи . Канальные адаптеры 107 никакой управл ющей информации о предистории и текущем состо нии обмена по канала св зи не содержат. Каждый канальный адаптер 107 с помощью приемно-передатчика 109, представл ющего собой п . существу параллельно-последовательный преобразователь вьтолненный на регистрах ПО и 111 сдвига, обеспечивающий обмен информацией с дуплек ными телеграфными, каналами св зи, работающими со скоростью 50,100,200 и 600 бод со стартстопной синхронизацией 5-или 8-элементным кодом. Максимальна  скорость обмена обслуживаемых каналов св зи определ е период цикла опроса устройством канальных адаптеров 107 равный примерно 6,6 НС. Взаимодействие устройства с канальными адаптерами осуществл етс  следующим образом. Узел 1 осуществл ет непрерьгоный опрос канальных адаптеров 107 путем периодической последовательности вьдачи адресов каналов с помощью счетчика 78 и адресных шин 81-86 магистрали. Значение младшего разр  да адресного кода на шине 81 опреде л ет фазу обслуживани  приема или передачи, а остальные разр ды на шинах 82 - 86 определ ют номер кана ла, который опознаетс  одноименным канальным адаптером 107, Канальный адаптер 107, прин вший знак информации, а момент его опрос ( в фаде обслуживание приема) формир ет на шине 87 сигнал Прием, котор через элемент ИЛИ 80 анализирует прО1 едуру обслуживани  данного кана ла по приему - занесение прин того знака (с помощью информационных шин магистрали и информационного регист ра 9) в подготовленную программой 1 д.  данного канала буферную область пам ти 104. Канальные адаптеры 107, не прин вшие на момент их опроса знака информации , сигнала Прием на шине 87 не формируют. Обслуживание канальных адаптеров 107 на передачу заключаетс  в том что устройство с периодом, равным времени передачи одного знака в канал св зи (данный период задаетс  старшим разр дом счетчика 78 узла I), последовательно в соответствии с адресами обслуживаемых каналов выбирает из пам ти 104 управл ющие снова передачи и анализирует в них разр д разрешени  передачи В случае разрешени  передачи в обслуживаемый канал св зи устройство осуществл ет занесение в данный канальный адаптер 107 информационного байта в соответствии с текущим адресом буфера. Функционирование устройства иллюстрируетс  блок-схемой алгоритма (фиг. 13) и временных диаграмм (фиг. 8-10). На временных диаграммах приведена работа узлов 10 - 12 интерфейсного блока 3 фиг. 8 и обозначены интервалы: tg - врем  обмена - один акт обращени  устройства 106 и пам ти 104 по чтению (фиг. 8а) или по записи (фиг. 8б); f - временной интервал, задающий гарантирование задержки между интерфейсными сигналами (в соответствии с ОСТ 11.305.903-80). Величина данной задержки определ етс  тактируклцей частотой регистра 22, используемого как лини  задержки. На фиг. 8а приведена временна  диаграмма работы узла 10 захвата магистрали интерфейсного блока 3. Работа распределител  2 иллюстрируетс  также временными диаграммами (фиг. 9). Временной интервал i на диаграммах (фиг,9) обозначает врем  обслуживани  одного канала св зи по приему или передаче. Диаграммы приведены дл  случа  обслуживани  приема знака. Отличи  при обслуживании передачи показаны пунктиром (фиг. 9). На шине 18 (фиг. 9) пунктиром показан сигнал Конец цикла в случае отсутстви  разрешени  приема или передачи по обслуживаемому каналу св зи. Работа уэла 1 иллюстрируетс  временными диаграммами (фиг. 10), на которых временной интервал Т показы вает период опроса устройством всех каналов св зи а диаграммы ПМО,ПДО, ... ,11М31, ПД31 показьюают опрос 32-х канальных адаптеров 107 по приему и передаче. Обозначени  (номера ) временных осей диаграмм (фиг. 8 --10) соответ ;ствуют обозначени м шин на функциональных схемах (фиг. 2-7). В процессе работы устройств а узел 1 вьдачей на шины 81-86 сигн лов адреса осуществл ет непрерывный периодический опрос канальных адаптеров 107i При опросе канального адаптера 107, прин вшего знак информации , на шине 16 формируетс  сигнал инициации, поступающий на вход узла 10, который, получив сигнал инициации, осуществл ет захват шин 4 магистрали СОД, и, с помощью распределител  2 по адресам, выдаваемым коммутатором 8, осуществл ет последовательное чтение из закреп ленных дл  данного канала  чеек пам  104 управл емого слова и значени  адреса информационного байта дл  занесени  их соответственно в регистр 6 и узел 7. Причем в адресе байта старшие разр ды, определ ющие начальный адрес буферной области пам ти 104 дл  лриема информации, задаютс  программой при выделении буфера а младшие ра.зр ды, число которых определ ет размер буфера, увеличиваютс  устройством на единицу после приема очередного знака. Затем по полученному адресу узел 11 с помощью распределител  2 и регистра 9 информ ции заиосит прин тый на шинах 5 знак информации в пам ть 104. Затем узел 11 по сигналам распределител  2 осуществл ет занесение в пам ть 104 в обратном пор дке прочитанных слов - адреса байта и управ л ющего слова, после чего устройство освобождает шины магистрали СОД, а узел 1 начинает опрос следующего канального адаптера 107. Если после завершени  описанного цикла обслуживани  очередного канала , узел 7 регистрирует ситуацию, требующую реакции СОД, то он устанав ливает сигнал на шину 48, идентифицирующий ситуацию Конец буфера. 46 по которому узел 12 осуществл ет процедуру прерьшани  программы в СОД. Процесс передачи знака информации из буферной области пам ти 04 в канал св зи осуществл етс  аналогично, с той лишь разницей, что начальна  инициаци  узла 10 производитс  сигналом на шине 16 с выхода узла 1, выдаваемым по окончании передачи по опрашиваемому каналу очередного знака информации, а информационный байт передаетс  с помощь регистра 9 информации через шины 5 в соответствующий канальный адаптер 107. Интерфейсный блок 3 (фиг. 2) устройства работает следукщим образом. Работа интерфейсного блока 3 начинаетс  с захвата магистрали СОД}котора  осуществл етс  узлом 10. На синхровход триггера 14 с выхода узла 1 (фиг. 4) по шине 16 поступает сигнал инициации. Триггер 14 устанавливаетс  в единичное состо ние, выдает сигнал запроса магистрали на шину 18 и подготавливает к срабатыванию триггер 13. При поступлении на синхровход триггера 13 сигнала разрешени  захвата магистрали (РЗМ1) с шины 19, триггер 13 устанавливаетс  в единичное состо ние и с помощью злемента И 15 блокирует прохождение ответного сигнала разрешени  РЗМО на щину 21, но вьщает в щину 20 сигнал подтверждени  захвата магистрали, устанавливает в исходное состо ние триггер 14 и разрешает работу линии задержки, выполненной на регистре 22 сдвига. С этого момента начинаетс  обмен информацией (чтение и запись слова межцу устройством и оперативной пам тью СОД. На четыре выходах регистра 22 последовательно по вл - ютс  сигналы единичного уровн , выполн ющие следующие воздействи . Сигнал с третьего выхода регистра 22 поступает по шине 30 на вход счетчика 49 (фиг, 3), подготавлива  его к срабатьшанию, и с помощью злемента И 29 формирует сигнал Выдача адресов на шине 35, поступающий на распределитель 2 (фиг. 3). Затем на четвертом выходе регистра 22 на шине 31 фop шpyeтc  магистральный сигнал сопровождени  адреса ОБМ. После этого сигнал с второго выхода регистра 22, поступа  на нверсный вход элемента И 2.9, запреает формирование на шине 35 сигнала Выдача адреса и в зависимости от направлени  обмена определ емого сигналом Запись на шине 32 с помощью элемента И 25 формирует на шине 33 магистральный сигнал чтени  данных (ДЧТ) (н случае чтени ), который поступает в магистраль и на вход элемента И 27, образу  сигнал Чтение информации на шине 34, В противном случае на элементе И 28 формируетс  сигнал Вьщача информации (в случае записи), поступак цей на шину 38. Сигнал с последнего (первого) выхода регистра 22 на элементе И 26 формирует в шину 37 магистральный сигнал записи данных (ДЗП) (при записи). При чтении сигнал с первого выхода регистра 22 не используетс . Сигнал ответа (ОТВ), поступающий из магистрали по шине 36, в ответ на сигналы в шинах 33 или 37 поступает на вход элемента 27, прекраща  формирование сигнала Чтение информации на шине 34 (в случае чтени ) и через элемент задержки 24 поступает на вход сброса регистра 22, сбрасыва  одновременно все сигналы с ее выходов. При этом в ответ на сн тие на шине 33 сигнала ДЧТ (или на шине 37 ДЗП), на шине 36 снимаетс  мйгистральный сигнал ОТВ, а задний фронт сигнала Конец обмена на шине 30 производит переключение счетчика 49 (фиг, 3), после чего узел 1J начинает новый обмен информацией с пам тью. После последнего обмень сигналом Конец цикла по шине 17 триггер 13 устанавливаетс  в исходное состо ние и освобождает шину 4 магистрали СОД. Узел 12 инихщируетс  сигналом Ко нец буфера, на Шине 48, поступающи из узла 7 (фиг, 7), При этом триггер 40 устанавливаетс  в единичное состо ние, вьздает по шине 45в магистраль СОД сигнал требовани  прерывани  СТЕИ) и, подготавливает к срабатьшани триггер 41, В стает на сигнал ТИР СО выдает сигнал разрешени  прерывани ( P3PJ) на шину 4,6, который поступа на вход элемента И чЗ и через элемен НЕ 42 вызывает установку в единичное состо ние триггера 41. Сигнал с выхо да последний устанавливает в исходно состо ние триггер 40, поступает на инверсный вход элемента И 43 запреща  рас11ространение ответного сигнал ( РЗРО) на шину 44, через магистрапьный усилитель. 39 формирует ответный сигнал ОТВ на шине 36 и формирует сигнал Вьщача вектора в шину 47, который поступает на коммутатор 8 (фиг. 5), После приема вектора прерывани  СОД снимает с шины 46 сигнал РЗР1, устанавлива  триггер 4 в исходное состо ние. Распределитель 2 сигналов управлени  циклом (фиг. 3) работает следующим образом. Основой распределител  2  вл етс  позиционный счетчик 49, на выходах которого по завершению очередного обмена с пам тью последовательно по вл ютс  сигналы, которые определ ют фазу обслуживани .канала св зи (чтение управл ющего слова, чтение адреса и т,п). С помощью дешифратора эти сигналы идентифицируют обезличенные сигналы Выдача адреса (шина 35), Чтение информации (шина 34) и Выдача информа.ции (шина 38), формиру  сигналы на шинах управлени  конкретными регистрами и узлами устройства: Выдача адресной константы управл ющего слова (шина 68), Выдача адреса (шина 70), Вьщача адресной константы текущего значени  адреса (шина 69), Чтение управл ющего слова (шина 73), Чтение адреса (шина 71), Чтение информации (шина 75), Запись информации (шина 76), Запись адреса (шина 72), Запись управл ющего слова (шина 74),. Кроме того, распределитель 2 формирует сигналы управлени  интерфейсным блоком 3 Запись (шина 32) и Конец цикла (шина 17). Сигнал Запись на шине 17 формируетс  при установке триггеру 65 в единичное состо ние.. При передаче производитс  пересылка знака информации через регистр 9 из пам ти СОД в канал св зи, поэтому установка триггера 65 в режим записи (в единицу) производитс  началом четвертой фазы обмены элемент ИЛИ 52, после чтени  знака информации из пам ти и передачи его в канальный адаптер , обслуживаемый в данный момент, Прй приеме знак информации пересылаем с  в обратном направлении и установка триггера 65 в режим записи производитс  в начале третьей фазы обмена между устройством и пам тью СОД через элемент И 54 и элемент ИЛИ 52., Установка триггера 65 в исходное состо ние , что соответствует режиму чтени , осуществл етс  сигналом нец цикла с выхода элемента ИЛИ 53, Сигнал Конец цикла формируетс  на шине 17 в двух случа х: при полном цикле обслуживани  (с последнего позиционного выхода счетчика 49 через элемейт ИЛИ 53); при коротком цикле (с выхода элемента И 64 через элемен ИЛИ 53), . Работа распределител  2 по полном или короткому циклу определ етс  наличием или отсутствием информации дл  передачи в данный св зи, при обслуживании передачи, а при приеме - разрешением или запретом приема информации с обслуживаемого канала. Разрешение приема при передаче и соответственно отработки полного цикла обслуживани  определ етс  одним иэ разр дов управл ющего слов формирующим иа втне 67 сигнал Разрешеи е поступакнций из регистра (фиг. 6) иа инверсный вход элемента И64. В случае наличи  разрешени  работа элемента И 64 запрещена и фор мирование сигнала Конец цикла осуществл етс  сигналом с последнего выхода счетчика 49 после отработки полного цикла обслуживани  (п ти фаз обменов с пам тью СОД). При отсутствии сигнала разрещени  на шине 67 формирование на шине 17 сигнала Конец цикла и завершение обмена Осуществл етс  сигналом с выхода элемента И 64, вырабатываемым после первой фазы обмена на шине 73, Чтение управл ющего слова . Узел 1 генерации адресов (фиг. 4 работает сЛедук цим образом. Узел 1 осуществл ет посто нный последовательный опрос канальных адаптеров дл  вы влени  приема знака информации, а также задает темп вьщачи знаков в канальные адаптеры при передаче. Полный период работы счётчика 78 равен времени передачи одного знака информации по каналу св зи. Сигнал на выходе младшего разр да счетчика, поступающего на шину 81, определ ет обслуживание приема или передачи канала св зи, номер которого определ етс  кодом на шинах .82-86, образуемым последующими разр дами счетчика (кроме самого старшего). Таким образом, разр дность счетчика 78 определ ет число каналов св зи, обслуживаемых устройством. Поскольку темп передачи знаков информации определ етс  старшиь) разр дом счетчика 78, не участвующего в опросе канальных адаптеров, то период опроса всех каналов св зи равен половине периода передачи одного знака, что обеспечивает гарантированное обслуж1шание каждого знака при приеме. Сигналы, . иннциирующие обслуживание передачи, формируютс  на выходе элемента И 79, на один нз выходов которого поступает сигнал со старпгего разр да счетчнка 78,. определ ющий период передачи знаков, а на второй вход поступает сигнал с младшего разр да счетчика 78, определ ющий фазу обслуживани  передачи данного канала. На выходе элемента И 79 формируетс  сигнал Передача, вьщаваемый в щину 66. В .фазе обслуживани  приема данного канала, определ емой нулевым значением сигнала с младшего разрада счетчика 78, канальньй адаптер, опознавший свой код и прин вший знак информации,, формирует на шине 87 сигнал Прием. Сигналы Прием и Передача объедин ютс  элементом ИЛИ 80, на выходе которого формируетс  сигнал Инициаци , поступающий, по шине 16 в интерфейсный блок 3 (фиг. 2). Коммутатор 8 констант (фиг. 5) работает следующим образом. Коммутатор 8 построен на магистральных усилител х 89, которые выдают в шины 4 магистрали СОД значени  сигналов на входах в момент присутстви  на управл ющих входах сигнала с выхода элемента 1ШИ 88. На входы старших разр дов коммутатора 8 поступают сигналы с адресных перемычек 90, определ ющих посто нную базу адресов констант в адресном пространстве магистрали СОД, На шины 81 .- 86 входов магистральных усилителей 89 подаютс  сигналы с выхода узла 1 (фиг. 4), определ ющие посто нные адреса управл ющих слов, текущих значений адресов информационНых слов и векторов прерьшаний дл  каждого из каналов св зи в режиме приема или передачи. На три младших разр да коммутатора 8 поступают сигналы Вьдача а/дресной константы управл ющего слова ( на 68), Выдача адресной константы адреса (шина 69 ) с выходов распределител  2 (фиг. 3) н сигнал Выаа131 ча вектора прерывани  (шина А7, поступающий из узла 12. Данные сигналы модифицируют значение адресных констант обслуживаемого канала, а также поступают на вход элемента ИЛИ 88, осуществл ющий стррбирование магистральных усилителей 89. Регистр 6 управл ющего слова (фиг. 6) работает сле1,дующим образом . , Регистр 6 содержит два разр да,один иэ которых формирует нашине 67 сигнал разрешени  приема или передачи по обслуживаемому каналу св зи, доступный по записи к чтению со стороны магист рали СОД, а второй разр д образуетс  сигналом Конец буфера (шина 48) и доступен со стороны магистрали только по чтению. При окончании передачи или приема очередного блока (буфера) Информации на шине 48 формируетс  сигнал Конец буфера, который через элемент И 95 заноситс  в запоминающий регистр 91 и через элемент И 94 обнул ет -разр д разрешени  приема или передачи. При программной записи разрешени  приема или передачи сигfналом с выхода двунаправленного ма . гистрального усилител  92 производитс  установка в единицу разр да разрешени  (через элемент И 94) и обнуление разр да Конец буфера через элемент И 95. Занесение и вьщача информации в (из) регистра 6 осуществл етс  соответственно сигналами Чтение, управл ющего слова { шина 73) и запись управл ющего слова (шина 74), поступающими из распределител  .2 (фиг. 3). Узел 7 формировани  адреса (4иг. 7)дф ствами

работает следующим образом..

так. 6 Узел 7 состоит из двух частей посто нной (базовой и модифицируемой . Основой посто нной части узла 7  вл етс  регистр 96, а модифицируемой - двоичный счетчик .97 с параллельным занесением информации. Выдача содержимого регистра 96 в магистраль СОД осуществл етс  с помощью двух групп магистральных усилителей 98 и 99. Число разр дов модифицируемой части определ ет объем блока информации (буфера )| принимаемьШ или передаваемый устройством методом пр мого доступа. Занесение текущего значени  адреса информационного байта в регистр 96 осуществл етс  сигналом Чтение адреса, ввдаваемым по шине 71 из распределител  2 (фиг. 3). Выдача содержимого регистра 96 при чтении или записи байта информации осущеЬтвл етс  сигналом Вьщача адреса , поступавдим. по шине 70, а при записи в фиксированную  чейку пам ти дл  хранени  - с помощью сигна ла Запись адреса, поступающим по шине 72. Одновременно этим же сигналом производитс  модификаци  (увеличение на единицу) текущего значени  адреса дл  приема (или передачи) следующего информационного байта, прин того (или передаваемого) по данному каналу св зи в (из) очередную  чейку информационного блока (буфера) в пам ть СОД. Таким образом, предлагаемое устройство обеспечивает обмен информацией между ЭВМ и периферийными устройпри меньших аппаратурных затраЮ

Со /3

в

Pf

19 -2Q

-21 -18

/о

Г7

2

32

2L

12

W

i

«7

Л

25

-JJ

Т 2 -37

-.

т JV

27

Т 2

38

Т

J5

гд

.30 -f5

S,

с ifi

w9 R

-ftf

-46

66

-J2

5

52

0 /

53

f7

35

3if38

577J 7/

75 75

72 7V

.J

96 С

97

71 „. 72

1 100

10

1

у

33

X .кf- t Г

99

/

. 101

W

ц:7

ю го

30

JJ

LJ LJ

IJ и Tu LT LT- LJ-

U

и

и

и

и

L J

и

и

и

и

0us.ff JajnjnjnjTjnj-i n - jnjTJTji

т

«у

Afti т

lot

J

КйИЛ/1Ы tSujU

gt f

П

W

I

rfl

J

йот tttya ЛлП

Claims (3)

1. МУЛЬТИПЛЕКСНОЕ УСТРОЙСТВО ДЛЯ ОБМЕНА ИНФОРМАЦИЕЙ, содержащее уэел прерывания, узел захвата магистрали и регистр управляющего слова, информационные входы - выходы которых образуют управляющий входвыход устройства, узел формирования адреса, выход которого является первым адресным выходом устройства, регистр информации, первый и второй информационные входы-выходы которого являются соответственно первым и вторым информационными входами - выходами устройства, и распределитель сигналов управления циклом, первый, второй, третий и четвертый выходы которого подключены соответственно к управляющим входам узла захвата магистрали, узла формирования адреса, регистра управляющего слова и регистра информации, отличающееся тем, что, с целью сокращения аппаратурных затрат, в устройство введены узел генераций адресов, узел синхронизации обмена и коммутатор констант, причем информационный вход и вход сброса узла синхронизации обмена соединены соответственно с информационными входами-выходами узла захвата магистрали и узла прерывания,, первая группа выходов является группой вы- ходов синхронизации устройства, а вход задания направления обмена подключен к пятому выходу распределителя сигналов управления циклом, группа входов которого соединена с второй группой выходов узла синхронизации обмена , с управляющим выходом регистра управляющего слова и первым управляющим выходом узла генерации адресов, второй управляющий выход которого соединен · с входом пуска узла захвата магистрали, вход синхронизации является входом синхронизации устройства, а информационный выход соединен с вторым адресным выходом устройства и информационным входом коммутатора ^констант, первый и второй управляющие входы которого подключены соответственно к шестому выходу распределителя сигналов управления циклом и синхронизирующим выходом узла прерывания, вход синхронизации которого соединен с информационным входом регистра управляющего слова и выходом узла формирования адреса, информационный вход которого является адресным входом устройства, выход коммутатора констант соединен с управляющим входом-выходом устройства, причем узел генерации адресов.содержит задающий генератор, элемент Ии' элемент ИЛИ, причем счетный вход счетчика соединен с выходом задающего генератора, группа выходов образует информационный выход узла, выходы первого и последнего разрядов счетчика Соединены соответственно с первым и вторым входами элемента И, выход которого является первые управляющим выходом узла и соединен с . SU ... 1157546 первым входом элемента ИЛИ, второй вход и выход -которого являются соответственно входом синхронизации и вторым управляющим выходом узла гене рации адресов, при этом узел синхронизации обмена содержит регистр сдвига, пять элементов И, элемент задержки и элемент НЕ, причем информационный вход регистра сдвига соединен с информационным входом узла синхронизации обмена, вход сброса через элемент задержки соединен с входом сброса узла, первый вход первого элемента И соединен через элемент НЕ с входом задания направления обмена узла и первыми входами второго и третьего элементов И, а выход - с первым входом четвёртого элемента И, второй вход которого подключен к входу сброса узла, первый выход регистра сдвига соединен с вторым входом второго элемента И, второй выход - с вторыми входами первого и третьего элементов И и инверсным выходом пятого элемента И, прямой вход которого соединен с третьим выходом регистра сдвига, четвертый регистр сдвига и выходы первого и второго элементов И образуют первую группу выходов узла, третий выход регистра сдвига и выходы третьего, четвертого и пятого элементов И образуют вторую группу выходов узла синхронизации обмена.

2. Устройство по п. ^отличающееся тем, что узел захвата магистрали содержит два триггера и элемент И, причем выход первого триггера соединен с инверсным входом элемента И и входом сброса второго триггера, синхровход которого является входом пуска узла, а выход подключен к информационному входу первого триггера, вход сброса и синхровход которого соединены соответственно с управляющим входом узла и прямым входом элемента И, выходы первого и второго триггеров и выход и прямой вход элемента И образуют информационный вход-выход узла.

3. Устройство по п. ^отличающееся тем, что распределитель сигналов управления циклом содержит счетчик, дешифратор и триггер, причем тактовый вход счетчика и первая группа входов дешифратора образуют группу входов распределителя, группа выходов счетчика соединена с второй группой входов дешифратора, первый и второй выходы которого соединены соответственно с установочным входом и входом сброса триггера, а группа выходов образует второй, тре^ тий и шестой выходы распределителя, второй выход дешифратора и выход триггера являются соответственно первым и пятым выходами распределителя.

татора констант, регистра управляющего слова и узла формирования адреса соответственно; на фиг. 8-10 временные диаграммы работы устрой5 ства; на фиг. 11 - пример структуры системы, использующий устройство для сопряжения с телеграфными каналами связи; на фиг. 12 - пример используемого в системе канального адапте10 ра; на фиг. 13 - блок-схема алгоритма работы устройства.

Устройство содержит (фиг.' 1) узел 1 генерации адресов, распределитель 2 .

сигналов управления циклом, интерфей5 сный блок 3, шины 4 системной магистрали, через которую устройство соеди1