SU1432509A1 - Устройство дл вычислени полиномов - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в измерительно-вычислительных системах, работающих в реальном масштабе времени Цель изобретени  - снижение аппаратных затрат . С этой целью в устройство, содержащее триггеры 1,2,5,6, элементы И 7,10,11, счетчик 12, блоки 16,17 пам ти, сумматоры 20,21, коммутаторы 22, 23, регистр-мультиплексор 24, регистры 25-27, умножители 28, 2У, введены элементы И 8,9, счетчики 13,14, блок 15 пам ти, триггеры 3, 4, группы 18, 19 элементов И с соответствующими св з ми. 1 ил. § (Л с:

Description

4i

Ьд

ел

Изобретение относитс  к вычисли- Цельной технике и может быть использовано в измерительно-вьпшслительных (Ьистемах, работающих в реальном масштабе временно

Цель изобретени  - снижение аппаратных затрат.

На чертеже приведена функциональна  схема предлагаемого устройства : Устройство содержит триггеры 1 - 6, элементы И 7-11, счетчики 12-14, (рлоки 15-17 пам ти, группы 18 и 19 :{ лементов И, сумматоры 20 и 21, ком- jliyraTopb 22 и 23, регистр-мультигшек- (j:op 24, регистры 25-27, умножители $8 и 29, входы 30 - 33 и выходы 34 и 35 устройства.

Устройство реализует алгоритм вычислени  полиномов по формуле

; ...(a,x +a,.;xV...+

: aJ+(.,.a,.,X

. + а.з) ..o+a, ао . I Устройство работает следующим Ьбразом.

: В исходном состо нии в блоке 16 Пам ти размещены значени  коэффицл- Ьнтов полинома с четными индексами b-n.i J   J ,.. о ,ар, исключа  коэффициенты с нулевыми значени ми. По ну lieBOMy адресу об зательно записан . оэффициент а ., , даже если его зна 1ченйе равно нулю.

Аналогично в блоке 17 пам ти раз йещены значени  коэффидиенто1з поли- йома с нечетными индексами а,, а у,. ,„.,а , также исключа  коэффищенты с нулевыми значени ми о По нулевому адресу записан коэффициент ао.

В блоке 15 пам ти записано К (11-1)/2 дв:/хразр днык кодов, причем в первом разр де блока 15 хранитс  последовательность значений, соответствующих коэффициентам с нечетными индексами в пор дке их убывани , начина  с коэффициента а,., и равных нулю дл  нулевого значени  коэффициента и единице в противном случае. Во втором разр де блока 15 хранитс  последовательность значений , поставленна  в соответствии коэффициентам с учетными индексами в пор дке и: убывани , начина  с коэффициента a.j, и равньос нулю дл нулевого значени  коэф4мциента и еднице в противном случае.

5

0

5

0

5

0

5

0

5

Счетчик 12 находитс  в нулевом состо нии.

На вход 32 устройства поступают синхросигналы, отмер ющие такты работы устройства. Эти синхросигналы подаютс  на сиихровходы триггеров 1,2 и 6, синхровходы регистров 25 и 26, на входы элементов И 7, 10 и 11.

На вход 31 устройства поступает сигнал Пуск, по котором триггер 1 вырабатывает импульс с длительностью , равной периоду синхросигналов , поступающий на вход триггера 2, входы сброса регистров 25 и 26 и управл ющие входы регистра-мультиплексора 24 и коммутатора 23. При этом триггер 2 вырабатьшает импульс, поступающий через элемент И 10 на вычитающий вход счетчика 12 и входы сброса счетчиков 15 и 14 Элемент И 10 обеспечивает прием двоичного числа К (п-1): 2 в счетчик 12 через вход 32 устройства, а также обнуление и установку в единичное состо ние выходов триггеров 3 и 4 При этом единичное значение с выхода разр да заема счетчика 12 поступает на вход элемента И 7, разреша  прохождение синхросигналов на вычитающий вход счетчика 12, а также на первые входы элементов И 8 и 9. При этом запрещаетс  прохождение синхросигналов на синхровход регистра-мультиплексора 24 в процессе счета счетчика 12. Б момент времени t, в регистр-мультиплексор 24 записываетс  значение аргумента X,, которое поступает на входы умножител  28, с выхода которого снимаетс  величина X , записываема  в регистр-мультиплексор 24 в момент времени t и сохран ема  в нем до окончани  счета счетчика 12. Запись в регистр-мультиплексор 24 через первый вход данных разрешаетс  на врем  действи  импульса с выхода триггера 1.

С приходом этого импульса регистры 25 и 26 обнул ютс  и сохран ют нулевое состо ние до момента времени t. На этом интервале времени с выходом счетчиков 13 и 14 нулевые значени  адреса поступают на входы блоков 17 и 16 пам ти и обеспечивают считьшание коэффициентов полинома а, и а,,., -.на соответствующие входы сумматоров 21 и 20.

Коэффициенты а „ и а , складываютс  на сумматорах 21 и 20 с. нуле

выми значени ми, поступающими с выходов умножителей, и с приходом синхроимпульсов записьтаютс  в регистры 26 и 25 соответственно.

В этом же такте блок 15 пам ти считывает по адресу К двухразр дный код, указьшающий на наличие нулевых значений в последующей паре коэффициентов полинома, этот код ПОЯВЛЯеТ

с  на выходе блока 15 пам ти по заднему фронту сигналов с выхода первого элемента И 7

Разр ды кода (например, 00) с выходов блока 15 пам ти поступают на входы элементов И 8 и 9, запреща  нулевыми значени ми прохождение сигналов с выхода элемента И 7 на счетные входы счетчиков 13 и 14 в новом такте и прохождение значений с выходов блоков 16 и 17 пам ти через группы 18 и 19 элементов И. К этому времени коэффициенты а ., и а поступают с выходов регистров 25 и 2Ь на входы множимого умножител  28 и 29 на входы множителей которых поступает код X с выхода регистра мультиплексора Полученные произведени  складываютс  далее на сумматорах 20 и 21 с последующей парой коэффициентов и . Результаты сложени  записываютс  в регистры 25 и 26.

В этом же такте считьшаетс  след ющий код (например, 10) блока 15 пам ти (по адресу К-1), что обеспечивает в следующем такте считывание коэффициента а j из блока 16 пам т и получение коэффициента а ,0 путем обнулени  выхода группыП9. Код 01, прочитанный из блока 15 пам ти по адресу К-2, обеспечивает в следу щем такте считывание коэффициента а р. из блока 17 пам ти и получение коэффициента а . 0 путем обнулени  выхода группы 18. Код 11, считанный из блока 15 пам ти по адресу К-3, обеспечивает в следующем такте считывание коэффициентов а |,.g и а (,.9 из блоков 17 и 16 пам ти соответственно о.

На каждом новом такте происход т домножение промежуточных результатов , получаемых на выходах регистров 25 и 26, на величину X и их соответственное.-сложение с новой парой полученных коэффициентов полинома . Этот процесс продолжаетс  до тех пор, пока счетчик 12 не дости

гает нулевого значени  и с приходом заднего фронта синхросигнала сигнал на выходе заема не принимает нулевое значение.

При этом триггер 5 устанавливаетс  по заднему фронту сигнала заема в единичное состо ние (момент времени tf,), а с приходом очередного синхроимпульса единичное значение с выхода триггера 5 переписываетс  в триггер 6, сбрасьшающий сигналом с инверсного выхода триггера 5 в нулевое состо ние. Следующий синхроимпульс переводит триггер 6 в нулевое состо ние.

Таким образом, на выходе триггера 6 формируетс  импульс Т. Нулевое значение сигнала заема счетчика 12 вновь разрешает прохождение синхросигналов на сйнхровход регистра- мультиплексора 24, принимающего к моменту времени tj значение аргумента Х. На врем  действи  импульса Т происходит подключение выхода регистра 25 к входу второго слагаемого сумматора 2 К На вход первого слагаемого сумматора 21 поступает результат домножени  (на умножителе 29) кода с выхода регистра 26 на значение аргумента Х. С выхода сумматора 21 снимаетс  значение полинома п-й степени, записьтаемое в регистр 27 по заднему фронту импульса Тч, поступающее на выход 34 устройства .

Передним фронтом импульс Т с выхода 35 сообщает о возможности подачи на вход 30 аргумента устройства нового значени  аргумента (напри- мер, Х дл  вычислени  полинома п-й степени с прежними коэффициентами и новым аргументомо

Задний фронт импульса с выхода 35  вл етс  сигналом конца вычислени  полинома, по которому производитс  съем информации на выходе 34.

Ф

ормула изобретени 

Устройство дл  вычислени  полиномов , содержащее четьфе триггера, три элемента И, два блока пам ти, два сумматора, три регистра, два коммутатора , два умножител , регистр- мультиплексор и первый счетчик, инверсный выход разр да заема которого соединен с инверсным входом первого элемента И, первьпч входом второго элемента И и входом установки пер-

вого триггера, выход которого соединен с информа1шонным входом второго триггера, выход которого  вл етс  выходом сигнала окончани  цика работы устройства и соединен с управл ющим входом первого компаратора , входом сброса первого триггера и синхровходом первого регистра, выход которого  вл етс  информацион- ньп- выходов устройства, синхровход которого соединен с первым входом третьего элемента -И, вторым входом второго элементами, с синхровхода- ми с второго по четвертый триггеров и второго и третьего регистров и пр мым входом первого элемента И, выход которого соединен с вычитающим входом первого счетчика,; выход второго регистра соединен с первыми информациомными входами первого и второго ко1-1мутаторов, вход запуска устройства, соединен с информа1дион- ным входом третьего триггера, выход которого соединен с управл ющими входами регистра-мультиплексора и второго коммутатора и входами сброса второго и третьего регистров и информационным входом четвертого триггера , выход которого соединен с вторым входом Tpe-i bero элемента И, выход которого соединен с синхровходом первого счетчикаJ параллельный вход данных которого  вл етс  входом показател  степени устройства, вход аргумента которого соединен с первым информационным входом регистра-муль- типлексора, синхровход которого сое™ динен с второго элемента И,, выход регистра-мультиплексора соеди- нен с входами множителей первого и второго умножителей и вторым информационным ззхрдом второго коммутатора , выход которого соединен с входом множимого первого умножител , выход которого соединен с., вторым информационным входом регистра-мультиплексора и входом первого слагаемого первого сумматора, выход кото-

1432509

рого соединен с информационным входом второго регистра, выход третьего регистра соединен с входом множимого второго умножител , выход которого соединен с входом первого слагаемого второго сумматора, выход которого соединен с информационными входами первого и третьего регистров 10 выход первого коммутатора соединен с входом второго слагаемого второго

умножител , отличающеес  тем, что, с целью снижени  аппаратных затрат, в него введены третий

блок пам ти, второй и третий счетчики , четвертый и п тый элементы И, п тый и шестой триггеры и две группы элементов И, выход элементов И которых соединены с входами второго

слагаемого первого сумматора и вторым информационным входом первого коммутатора, выход первого элемента И соединен с синхровходом третьего блока пам ти и первыми входами четвертого и п того элементов И, выходы четвертого и п того элементов И соединены с синхровходамк второго и третьего счетчиков соответственно, выходы которых соединены с адресными входами первого и второго блоков пам ти, выходы которых соединены с первыми входами элементов И первой и второй групп, вторые входы элементов И которых соединены с выходами п того и шестого триггеров, синх- ровходы которых соединены с синхровходом устройства, информационный вход первого счетчика соединен с адресным входом третьего блока пам ти , первый и второй выходы которого соединены с информационными входами п того и шестого-триггеров и вторыми входами четвертого и п того элементов И соответственно, выход третьего элемента И соединен со счетными входами второго и третьего счетчиков и входами сброса п того и шестого триггеров

Claims (1)

1. Формула изобретения Устройство для вычисления поли50 номов, содержащее четыре триггера, три элемента И, два блока памяти, два сумматора, три регистра, два коммутатора, два умножителя, регистрмультиплексор и первый счетчик, ин55 версный выход разряда заема которого соединен с инверсным входом первого элемента И, первым входом второго элемента И и входом установки пер— вого триггера, выход которого соединен с информационным входом второго триггера, выход которого является выходом сигнала окончания цикла работы устройства и соединен с управляющим входом первого компаратора, входом сброса первого триггера и синхровходом первого регистра, выход которого является информационным выходов устройства, синхровход которого соединен с первым входом третьего элемента И, вторым входом второго элемента И, с синхровхода- ми с второго по четвертый триггеров и второго и третьего регистров и прямым входом первого элемента И, выход которого соединен с вычитающим входом первого счетчика,: выход второго регистра соединен с первыми информационными входами первого и второго коммутаторов, вход запуска устройства, соединен с информационным входом третьего триггера, выход которого соединен с управляющими входам·! регистра-мультиплексора и второго коммутатора и входами сброса второго и третьего регистров и информационным входом четвертого триггера, выход которого соединен с вторым входом третьего элемента И, выход которого соединен с синхровходом первого счетчика, параллельный вход данных которого является входом показателя степени устройства, вход аргумента которого соединен с первым информационным входом регистра-мультиплексора, синхровход которого соединен с выходом второго элемента И, выход регистра-мультиплексора соединен с входами множителей первого и второго умножителей и вторым информационным входом второго коммутатора, выход которого соединен с входом множимого первого умножителя, выход которого соединен с·. вторым информационным входом регистра-мультиплексора и входом первого слагаемого первого сумматора, выход кото

   1432509 4 рого соединен с информационным входом второго регистра, выход третьего регистра соединен с входом множимо5 го второго умножителя, выход которого соединен с входом первого слагаемого второго сумматора, выход которого соединен с информационными входами первого и третьего регистров, 10 выход первого коммутатора соединен с входом второго слагаемого второго умножителя, отличающееся тем, что, с целью снижения аппаратных затрат, в него введены третий 15 блок памяти, второй и третий счетчики, четвертый и пятый элементы И, пятый и шестой триггеры и две группы элементов И, выход элементов И которых соединены с входами второго 2Q слагаемого первого сумматора и вторым информационным входом первого коммутатора, выход первого элемента И соединен с синхровходом третьего блока памяти и первыми входами чет25 вертого и пятого элементов И, выходы четвертого и пятого элементов И соединены с синхровходами второго и третьего счетчиков соответственно, выходы которых соединены с адресны3θ ми входами первого и второго блоков памяти, выходы которых соединены с первыми входами элементов И первой и второй групп, вторые входы элементов И которых соединены с выходами пятого и шестого триггеров, синхровходы которых соединены с синхровходом устройства, информационный вход первого счетчика соединен с адресным входом третьего блока памяти, первый и второй выходы которого соединены с информационными входами пятого и шестого·триггеров и вторыми входами четвертого и пятого элементов И соответственно, выход третьего элемента И соединен со счетными вхо45 дами второго и третьего счетчиков и входами сброса пятого и шестого триггеров»