SU1430958A1 - Device for testing digital units - Google Patents
Device for testing digital units Download PDFInfo
- Publication number
- SU1430958A1 SU1430958A1 SU874190697A SU4190697A SU1430958A1 SU 1430958 A1 SU1430958 A1 SU 1430958A1 SU 874190697 A SU874190697 A SU 874190697A SU 4190697 A SU4190697 A SU 4190697A SU 1430958 A1 SU1430958 A1 SU 1430958A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- control
- output
- counter
- block
- Prior art date
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
Изобретение относитс к устрой- ствйм автоматики и вычислительной техники и может быть использовано в качестве встроенной системы контрол цифровых блоков в процессе эксплуатации . Целью изобретени вл етс повышение производительности контрол , а также расширение области применени за.счет обеспечени возможности контрол цифровых блоков, работающих в реальном масштабе времени. Устройство содержит блок 1 управлени , генератор 2 тестов, коммутатор 9, шифратор ,- счетчик 3, дешифратор 7, узел 8 контрол . В случае освобождени системы, в которую входит цифровой блок, устройство автоматически переходит в режим контрол провер емого блока. Во врем контрол при необходимости включени цифровой системы в работу в предлагаемом устройсчрве (обычно в случае возникновени экстренной необходимости включени системы в работу режим контрол не может прерыватьс ) режим контрол автоматически прекращаетс , и система может выполн ть свои рабочие функции. Устройство каждый свободный от работы системы промежуток времени использует дл организации контрол . Контроль системы проводитс чаще, что позвол ет своевременно обнаруживать и устран ть неисправности и повьш1ает надежность работы. Такой режим контрол не мешает системе выполн ть свои рабочие функции, т.к. при необходимости контроль автоматически прекращаетс , 1 з.п. ф-лы, 4 ил. с: (С СП 4ib ССThe invention relates to a device for automation and computer technology and can be used as an embedded control system for digital blocks during operation. The aim of the invention is to increase the productivity of the control, as well as to expand the field of application to enable the control of digital blocks operating in real time. The device contains a control unit 1, a generator of 2 tests, a switch 9, an encoder, a counter 3, a decoder 7, a node 8 of the control. In the case of the release of the system, which includes a digital unit, the device automatically switches to the control mode of the tested unit. During monitoring, if the digital system needs to be put into operation in the proposed device (usually in the event of an urgent need to put the system into operation, the monitoring mode cannot be interrupted) the monitoring mode is automatically terminated and the system can perform its operational functions. The device uses each time free from system operation time for organization of control. The system is monitored more frequently, which allows timely detection and elimination of malfunctions and increases reliability of operation. Such a control mode does not prevent the system from performing its operational functions, since if necessary, the control is automatically terminated, 1 hp f-ly, 4 ill. with: (With SP 4ib SS
Description
СПSP
0000
&. f&. f
Изобретение относитс к автоматике и вычислительной технике и может быть использовано в качестве встроенной системы контрол цифровых блоков в процессе эксплуатации.The invention relates to automation and computing and can be used as an embedded system for controlling digital blocks during operation.
Цель изобретени - повьшение производительности контрол , а также расширение области применени устройства путем обеспечени возможности контрол цифровьк блоков, работающих в реальном масштабе времени.The purpose of the invention is to increase the performance of the control, as well as expand the field of application of the device by enabling the control of digital blocks operating in real time.
На фиг. 1 показана структурна схема предлагаемого устройства; на фиг. 2 - блок управлени ; на фиг, 3 коммутатор; на фиг. 4 - узел контрол FIG. 1 shows a block diagram of the proposed device; in fig. 2 - control unit; Fig, 3 switch; in fig. 4 - control unit
Устройство содержит блок.1 управлени , генератор 2 тестов, счетчик 3, шифратор, содержащий элемент ИЛИ 4 и блок 5 предварительной обработки, контролируемый блок 6, дешифратор 7 ошибки, узел 8 контрол , коммутатор 9 вход 10 признака начала подачи реального воздействи устройства, вход 11 реального воздействи устройства, выход 12 смены теста блока управлени , выход 13 режима контрол блока управлени , выход 14 генератора тестов, . выходы 15 и 16 коммутатора, выход 17 дешифратора, выход 18 Неисправен и выход 19 Исправен,The device contains a control block 1, a generator of 2 tests, a counter 3, an encoder containing an OR 4 element and a pre-processing block 5, a monitored block 6, an error decoder 7, a control unit 8, a switch 9 an input 10 of a sign of the start of the actual effect of the device, an input 11 of the actual device impact, the output 12 of the test change of the control unit, the output 13 of the control mode of the control unit, the output 14 of the test generator,. switch outputs 15 and 16, decoder output 17, output 18 Defective and output 19 OK,
Блок 1 управлени содержит D-триг- гер 20, синхровход 21, элемент И 22, счетчик 23 времени срабатывани контролируемого блока, элемент ИЛИ 24, элемент И 25, счетчик 26, элемент ЗИ-ИЛИ 27 и счетчик 28 времени цикла контрол , при этом в блоке управлени элементы 22, 24, 25 и 27 образуют шифратор.Control unit 1 contains D-flip-flop 20, synchronous input 21, element AND 22, counter 23 of the response time of the monitored block, element OR 24, element AND 25, counter 26, element ZI-OR 27 and counter 28 of the control cycle time, in the control unit, elements 22, 24, 25, and 27 form an encoder.
Коммутатор 9 аодержит элемент ., 2И-ИЛИ 29 и D-триггер 30.Switch 9 contains element., 2I-OR 29 and D-flip-flop 30.
Узел 8 контрол содержит D-триггер 31 и элемент И 32.The control node 8 contains a D-flip-flop 31 and an AND 32 element.
Устройство работает следующим образом ,The device works as follows
Устройство может работать в режиме проверки цифровых блоков как в процессе их производства, так и в процессе эксплуатации по одному и тому же алгоритму .The device can operate in the mode of checking digital blocks both in the process of their production, and in the process of operation according to the same algorithm.
При включении устройства все элементы устанавливаютс в исходное состо ние (цепи установки в исходное состо ние не показаны). По окончании сигнала установки устройство находитс в режиме контрол , при этом коммутатор 9 выдает сигнал 15, который вWhen the device is turned on, all elements are reset (the setting circuits are not shown). At the end of the installation signal, the device is in the control mode, while the switch 9 issues a signal 15, which
g g
5five
5five
л етс разрешающим дл работы узла 8 контрол . Блок 1 управлени формирует потенциальный сигнал 12 ( вл ющийс разрешающим дл формировани контрольной информации генератором 2 тестов) по которому генератор 2 тестов формирует контрольную информацию, поступающую через коммутатор 9 в блок 6. По окончании сигнала 12 блок 1 управлени формирует потенциальный сигнал 13, в течение которого на выходе блока 6 формируетс выходна контрольна информаци , Выходна контрольна информаци через блок 5 предварительной обработки информации, привод щий информацию к виду, удобному дл контрол , и элемент или 4 поступает на счетный вход счетчика 3, Дл контролируемого блока 6 число импульсов , по вл ющихс на выходе элемента ИЛИ 4 при правильной работе блока 6 в процессе контрол , заранее известно. Поэтому по истечении времени контрол счетчик 3 устанавливаетс в заранее определенное состо ние, которое дешифрируетс дешифратором 7, Врем контрол заканчиваетс по окончании сигнала 13, задним фронтом которого в узле 8 контрол регистрируетс состо ние дешифратора 7.It allows for the operation of the node 8 control. Control unit 1 generates a potential signal 12 (which is the test test generator for generating control information) according to which test generator 2 generates control information received through switch 9 into block 6. At the end of the signal 12, control block 1 generates a potential signal 13 during which, at the output of block 6, the output control information is formed, the Output control information through the block 5 of preliminary processing of information, leading the information to a form convenient for control, and ent or 4 is supplied to the count input of the counter 3, for the controlled unit 6, the number of pulses appearing on the output of the OR gate 4 for proper operation unit 6 in the process control, it is known beforehand. Therefore, after the monitoring time expires, the counter 3 is set to a predetermined state, which is decoded by the decoder 7, the monitoring time ends at the end of the signal 13, the falling edge of which at the monitoring node 8 records the state of the decoder 7.
При неисправнсэм состо н си контролируемого блока 6 или сбое в его работе на выходе дешифратора 7 присутствует единичный сигнал, который региг стрируетс узлом 8 контрол как неисправность . При отсутствии импульса 10 устройство автоматически повтор ет цикл контрол , описанный Bbmie. Подтверждение узлом 8 контрол сигнала ; неисправности свидетельствует о неисправном состо нии контролируемого блока 6, в противном случае был бы зафиксирован сбой устройства .When the condition of the monitored block 6 is faulty or its operation fails, a single signal is present at the output of the decoder 7, which is registered by the control node 8 as a fault. In the absence of a pulse 10, the device automatically repeats the monitoring cycle described by Bbmie. Confirmation by node 8 of the control signal; A malfunction indicates a malfunction in the monitored unit 6, otherwise the device would malfunction.
Устройство находитс в режиме контрол посто нно, т.е. повтор ютс циклы контрол до момента прихода импульса 10. По этому импульсу коммутатор 9 снимает сигнал 15 и пропускает рабочую информацию в контролируе- мьш блок 6. Блок 1 управлени по импульсу IО прерьшает цикл контрол и формирует сигналы I2 и 13 дл рабочего цикла с начала и аналогично циклу контрол . В узле 8 контрол fиз-за прерывани цикла контрол ) импульс 10 запрещает возможную выдачу сигнала неисправности, т.е. вл етс установочным .The device is in monitoring mode continuously, i.e. the control cycles are repeated until the arrival of the pulse 10. According to this pulse, the switch 9 removes the signal 15 and passes the operating information to the control unit 6. The pulse control unit 1 IO terminates the control cycle and generates signals I2 and 13 for the duty cycle from the beginning and similar to the control loop. In node 8 of the control fiz-due to interruption of the control loop), pulse 10 prohibits the possible generation of a fault signal, i.e. is installation.
По окончании рабочего цикла, т.е. по окончании сигнала 13, коммутатор 9 формирует сигнал 15 и при отсутствии импульса 10 (отсутствие новой рабочей информации, необходимой дл обработки контролируемым блоком 6) блок 1 управлени автоматически начинает формировать циклы контрол . Контроль блока 6 продолжаетс до следую- щего поступлени рабочей информации и т.д.At the end of the work cycle, i.e. at the end of the signal 13, the switch 9 generates a signal 15 and in the absence of a pulse 10 (no new operating information required for processing by the monitored unit 6) the control unit 1 automatically begins to form control loops. The control unit 6 continues until the next receipt of working information, etc.
Таким образом, устройство заполн ет промежутку времени между обработкой контролируемым блоком 6 рабочей информации циклами контрол .Thus, the device fills the time interval between the processing by the monitored block 6 of the working information control cycles.
Блок 1 управлени , коммутатор 9 и узел 8 контрол работают следующим образом. При включении устройства все элементы устанавливаютс в исходное состо ние (как указывалось выше ). Все триггеры устанавливаютс по R-входу. Тактова частота с синх- ровхода 21 блока 1 управлени поступает через элементы И 22 к ИЛИ 24 на вход элемента ЗИ-ИЛИ 27, на другой вход которого поступает разрешение по начальной установке с выхода счетчика 26. Первый же импульс тактовой ,частоты задним фронтом по счетному входу переключает счетчик 26 и на его втором выходе формируетс сигнал, который поступает на выход 12 и вл етг с разрешением по второму входу элемента ЗИ-ИЛИ 27. Кроме этого, со второго инверсного выхода счетчика 26 поступает сигнал разрешени на установочный вход счетчика 23, который считает импульсы, поступающие с синх- ровхода 21. При достижении определен- него числа, через врем , необходимое дл вьщачи теста генератором 2 тестов в контролируемый блок 6, сигнал с выхода счетчика 23 поступает на вход элемента ЗИ-ИЛИ 27 и переключает счетчик 26. На третьем выходе . счетчика 26 формируетс сигнал Обработка , который поступает на выход 13 и вход элемента ЗИ-ИЛИ 27. Инверсный третий выход счетчика 26 вл етс разрешающим по установочному входу счетчика 28, На счетный вход счетчика 28 поступают импульсы с синхровхо- да 21. При достижении определенного времени, необходимого дл обработки теста контролируемым блоком 6, сигнал с выхода счетчика 28 поступает на вход элемента ЗИ-ИЛИ 27 и возвращает счетчик 26 в исходное состо ниеThe control unit 1, the switch 9 and the control unit 8 operate as follows. When the device is turned on, all elements are reset (as mentioned above). All triggers are set on the R input. The clock frequency from the synchronous input 21 of the control unit 1 goes through the AND 22 elements to OR 24 to the input of the ZI-OR 27 element, to another input of which the resolution is fed to the initial setting from the output of the counter 26. The first clock pulse, the frequency of the falling edge along the counting the input switches the counter 26 and at its second output a signal is generated, which is fed to the output 12 and is resolution with the second input of the ZI-OR element 27. In addition, the second inverse output of the counter 26 receives the enable signal to the installation input of the counter 23, It counts the pulses coming from the synchronous input 21. When a certain number is reached, after the time required for the test to be generated by the generator of 2 tests in the monitored block 6, the signal from the output of the counter 23 arrives at the input of the ZI-OR element 27 and switches the counter 26 At the third exit. the counter 26, a Processing signal is generated, which is fed to the output 13 and the input of the ZI-OR element 27. The inverse third output of the counter 26 is enabling by the installation input of the counter 28. The counter input of the counter 28 receives pulses from the synchronous input 21. When a certain time is reached required for processing the test by the monitored unit 6, the signal from the output of the counter 28 is fed to the input of the ZI-OR element 27 and returns the counter 26 to the initial state
5five
00
5five
Q Q
00
5five
5five
00
5five
Цикл контрол автоматически повтор етс при отсутствии сигнала Начало работы на входе 10.The monitoring cycle is automatically repeated when there is no start-up signal at input 10.
D-триггер 30 при включении устройства устанавливаетс в состо ние, при котором на его инверсном выходе формируетс потенциальный сигнал, вл ющийс разрешающим дл узла 8 контрол , который поступает на выход 15 и разрешает прохождение теста с выхода генератора 2 тестов на выход 16 и далее в контролируемый блок 6 через элемент 2И-ИЛИ 29.When the device is turned on, the D-flip-flop 30 is set to a state in which a potential signal is generated at its inverse output that permits the control unit 8, which enters output 15 and allows the test to pass from the generator output 2 to test 16 and then to controlled block 6 through the element 2I-OR 29.
По окончании обработки теста в контролируемом блоке 6 задним фронтом сигнала, поступающего на выход 13 по С-входу D-триггера, подтверждаетс состо ние контрол D-триггера 30.Upon completion of the test processing in the controlled block 6, the falling edge of the signal arriving at output 13 via the C input of the D flip-flop is confirmed by the monitoring status of the D flip-flop 30.
В узле 8 контрол сигнал с входа 17 (выходной сигнал дешифратора) поступает на D-вход D-триггера 31, При наличии разрешени (.сигнал на входе 15) на входе элемента И 32 (по окончании сигнала 13) опрашиваетс по С-входу D-триггер 31. При наличии едичного сигнала в этот момент на ,В-входе D-триггер 31 взводитс , что свидетельствует о неисправности или сбое в работе контролируемого блока 6.. Если это сбой, то по окончании прохождени следующего контрольного теста D-триггер 31 устанавливаетс в исходное состо ние,In node 8 of the control, the signal from input 17 (the output of the decoder) is fed to the D input of the D flip-flop 31, If there is a resolution (signal at input 15) at the input of the AND 32 element (at the end of the signal 13), it is polled via the C input D -trigger 31. If there is a single signal at that moment, D-trigger 31 is energized at the input, indicating a malfunction or failure of the monitored unit 6. If this fails, then at the end of the next control test D-trigger 31 is reset,
По импульсу 10 (длительностью два или более периодов тактовой частоты на синхровходе 21), поступающему на . вход 10 блока 1 управлени , D-вход D-триггера 20, первый и второй входы элементов ИЛИ 24 и И 25 счетчик 26 устанавливаетс сигналом с выхода элемента И 25 в исходное состо ние, Импульс 10 устанавливает по входу сброса D-триггер 30, в результате чего сигнал снимаетс с выхода 15, С вь1хо да D- триггера 30 на вход элемента 2И-ИЛИ 29 поступает разрешение на прохождение рабочей-информации с входа 1 I по второму входу элемента 2И-ИЛИ 29 на вь1ход 16 и далее в контролируемый блок,The pulse 10 (duration of two or more periods of the clock frequency of the synchronous input 21), arriving at. the input 10 of the control unit 1, the D input of the D-flip-flop 20, the first and second inputs of the OR 24 and AND 25 elements, the counter 26 is set by the signal from the output of the AND 25 element to the initial state, the Pulse 10 sets the D-flip-flop 30 to the reset input as a result, the signal is removed from the output 15, C and 1 of the D-flip-flop 30 to the input of the element 2I-OR 29, permission is received to pass the working information from the input 1 I to the second input of the element 2I-OR 29 to the 16 input and then to the controlled unit,
в узле 8 контрол импульс с входа 10 запрещает по входу сброса D- триггеру 31 выдачу ложного сигнала неисправности. Ложный сигнал мог бы сформироватьс , когда импульс 10 поступает не в конце действи сигнала 13 (сиг нал 13 по импульсу .10 сиимаетс ) и на входе 17 не сформирован сигнал с выхода дешифратора 7,in node 8 of the control, the impulse from input 10 prohibits from the reset input D to flip-flop 31 a false alarm signal. A false signal could be formed when pulse 10 is not received at the end of the signal 13 (signal 13 by pulse .10 is set) and at input 17 a signal is not generated from the output of the decoder 7,
В блоке 1 управлени сигнал установки с выхода элемента И 25 присутствует до первого заднего фронта тактового импульса, который по С-входу взводит D-триггер 20, Сигнал с инверсного выхода D-триггера ,20 по первому входу элементу И 25 снимает сигнал ю выход которого вл етс выходом устIn block 1, the control signal set from the output of the element And 25 is present before the first trailing edge of the clock pulse, which, at the C input, coaxes the D-flip-flop 20, is a mouth
установки счетчика 26 и по второму входу элемента И 22 запрещает прохождение тактов.setting the counter 26 and the second input element And 22 prohibits the passage of bars.
Таким образом, блок 1 управлени находитс в исходном состо нии и готов к формированию рабочего цикла. Рабочий цикл формируетс по заднему фронту импульса 10 аналогично циклу контрол . Кроме того, после окончани импульса 10 D-трйггер 20 в блоке 1 управлени устанавливаетс в исходное состо ние и разрешает прохождение тактов через элемент И 22 дл нового цикла контрол .Thus, the control unit 1 is in the initial state and is ready to form a working cycle. The duty cycle is formed on the falling edge of the pulse 10 in a manner similar to the control cycle. In addition, after the end of the pulse 10, the D-trigger 20 in the control unit 1 is set to the initial state and allows the clock to pass through the AND 22 element for the new monitoring cycle.
1о окончании рабочего цикла, т.е. по концу сигнала 13, D-триггер устанавливаетс в исходное состо ние и с его инверсного выхода поступает сигнал 15. При отсутствии следующего импульса 10 блок 1 управлени автома тически и непрерьшно начинает формировать циклы контрол .1 at the end of the work cycle, i.e. at the end of signal 13, the D-flip-flop is reset and the signal 15 is received from its inverse output. In the absence of the next pulse 10, the control unit 1 automatically and continuously starts to form control loops.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874190697A SU1430958A1 (en) | 1987-02-02 | 1987-02-02 | Device for testing digital units |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874190697A SU1430958A1 (en) | 1987-02-02 | 1987-02-02 | Device for testing digital units |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1430958A1 true SU1430958A1 (en) | 1988-10-15 |
Family
ID=21284109
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU874190697A SU1430958A1 (en) | 1987-02-02 | 1987-02-02 | Device for testing digital units |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1430958A1 (en) |
-
1987
- 1987-02-02 SU SU874190697A patent/SU1430958A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 561965, кл. G 06 F 11/00, 1973. Авторское свидетельство СССР № 960826, кл. G 06 F 11/16, 1980. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4956842A (en) | Diagnostic system for a watchdog timer | |
JPS5983254A (en) | Watchdog timer | |
SU1430958A1 (en) | Device for testing digital units | |
US3952944A (en) | Device for automatically monitoring the operating states of controlled objects in a sequence control system | |
US3795867A (en) | Pulse detection arrangement | |
JPH0326861B2 (en) | ||
SU1474655A2 (en) | Program execution time monitor | |
JP2004326405A (en) | State monitoring system for watchdog timer circuit | |
SU1264186A1 (en) | Device for checking digital units | |
SU1269098A2 (en) | Device for programmed control of object | |
SU1088001A1 (en) | Device for checking operation control circuits | |
SU1386965A1 (en) | Device for automatic checking and indicating | |
SU1298750A1 (en) | Device for detecting contention in synchronized digital blocks | |
SU1397917A1 (en) | Two-channel device for checking and restoring processor systems | |
SU1354195A1 (en) | Device for checking digital units | |
SU1751720A1 (en) | Device for monitoring multichannel object | |
SU507886A1 (en) | Device to control the operation and simple equipment | |
SU960826A1 (en) | Digital unit checking device | |
SU1168949A1 (en) | Device for detecting and eliminating faults in object control block | |
SU1249591A1 (en) | Storage with self-checking | |
SU1125628A1 (en) | Fault detection device for synchronized digital units | |
JPH1078896A (en) | Industrial electronic computer | |
SU1663738A1 (en) | Device for detecting failures in stepping electrical drive | |
SU1647508A1 (en) | Device for tolerance checking of time interval sequence durations | |
SU1401587A1 (en) | Device for checking pulse recurrence sequence |