JP2004326405A - State monitoring system for watchdog timer circuit - Google Patents
State monitoring system for watchdog timer circuit Download PDFInfo
- Publication number
- JP2004326405A JP2004326405A JP2003119740A JP2003119740A JP2004326405A JP 2004326405 A JP2004326405 A JP 2004326405A JP 2003119740 A JP2003119740 A JP 2003119740A JP 2003119740 A JP2003119740 A JP 2003119740A JP 2004326405 A JP2004326405 A JP 2004326405A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- circuit
- watchdog timer
- abnormality
- alarm
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Debugging And Monitoring (AREA)
Abstract
Description
【0001】
【発明の属する技術分野】
本発明はウオッチドッグタイマ回路の状態監視方式に関し、特に、プロセッサに供給されるクロック異常のとき、誤ってウオッチドッグタイマ・アラームを出力することなく、プロセッサに供給されるクロック異常による障害であることを障害監視回路に正しく通報できるウオッチドッグタイマ回路の状態監視方式に関する。
【0002】
【従来の技術】
従来、プロセッサの動作停止や暴走等の異常を検出するためにウオッチドッグタイマ回路が用いられているが、このウオッチドッグタイマ回路の動作状態を監視する技術としては、例えば、特開昭62−233854号公報に示される技術がある。
【0003】
特開昭62−233854号公報に示される技術は、プロセッサに供給されるクロック信号の異常と、このクロック信号の異常を検出するためのクロック信号異常検出回路そのものの動作異常とを判別することができ、しかも、クロック信号の異常であったときは、クロック信号の異常でプロセッサ動作が異常となりプロセッサを使用したシステム全体に影響が波及するかも知れない重大障害であることを認識させることできる技術として記載されている。
【0004】
一方、図4に示す従来のウオッチドッグタイマ回路の状態監視方式も、特開昭62−233854号公報に示される技術と同様に、クロック異常を検出するクロック異常検出回路を用いたものである。
【0005】
以下に、図4に示すウオッチドッグタイマ回路の状態監視方式の構成及び動作を説明する。
【0006】
図4に示すウオッチドッグタイマ回路の状態監視方式は、装置内にあってクロックの供給を受けて動作するプロセッサ1と、プロセッサ1上のソフトの暴走や停止などの異常動作を監視し、異常動作を検出したときプロセッサ1上のソフトは異常状態にあるものと判定してウオッチドッグタイマ・アラーム21を出力するウオッチドッグタイマ回路2と、プロセッサ1を動作させるクロックとして第1のクロック22をプロセッサ1に供給するクロック発生回路3と、クロック発生回路3の障害により第1のクロック22が異常状態となった場合に第1のクロック22のクロック異常を検出して、第1のクロックアラーム23を出力するクロック異常検出回路5と、ウオッチドッグタイマ回路2を動作させる第2のクロック24をウオッチドッグタイマ回路2に供給するクロック発生回路4と、クロック発生回路4の障害により第2のクロック24が異常状態となった場合に第2のクロック24のクロック異常を検出して、第2のクロックアラーム25を出力するクロック異常検出回路6と、上記ウオッチドッグタイマ回路2から出力されるウオッチドッグタイマ・アラーム21、クロック異常検出回路5から出力される第1のクロックアラーム23、及びクロック異常検出回路6から出力される第2のクロックアラーム25のそれぞれのアラームの発生を監視し、クロック発生回路3に発生する障害、クロック発生回路4に発生する障害、あるいはプロセッサ1に発生するソフトの動作異常の監視を行い、監視結果を、ウオッチドッグタイマ回路関連の状態監視情報を必要とする他の機器に出力する障害監視回路8cとを有して構成される。
【0007】
また、ウオッチドッグタイマ回路2は、ウオッチドッグタイマ機能を有し、クロック発生回路4から出力される第2のクロック24により制御され歩進する、図示しないカウンタと、上記カウンタがタイムアウトする前に、すなわち上記カウンタの周期内に上記カウンタの歩進を定期的にリセットしてカウンタの歩進値をクリアするための、プロセッサ1からのウオッチドッグタイマ・クリア制御信号20を受付け、上記カウンタの歩進をリセットする図示しないレジスタと、上記カウンタの周期内に定期的にウオッチドッグタイマ・クリア制御信号が出力されず上記カウンタの歩進がリセットされないときに、プロセッサ1のソフトの異常と判定して、ウオッチドッグタイマ・アラーム21を出力する図示しない制御部とを有して構成される。
【0008】
次に、動作を説明する。
【0009】
図4において、プロセッサ1はクロック発生回路3から出力される第1のクロック22を入力して動作する。
【0010】
また、ウオッチドッグタイマ回路2では、クロック発生回路4から出力される第2のクロック24により、図示しない内蔵されたカウンタが制御されて歩進し、上記カウンタ周期内に定期的に出力するようにあらかじめ設定されたプロセッサ1からのウオッチドッグタイマ・クリア制御信号20を上記レジスタがプロセッサ1から受付けて、上記レジスタによりカウンタの歩進がリセットされる。歩進がリセットされた上記カウンタは、歩進のリセット後に再び歩進を再開する。このように歩進とリセットの繰返し動作が、プロセッサ1の動作が正常である間は継続される。
【0011】
すなわち、プロセッサ1が正常に動作している場合は、カウンタ周期内に定期的にウオッチドッグタイマ・クリア制御信号20を出力して上記カウンタをリセットし続け、カウンタでは歩進とリセットの繰返し動作が継続される。
【0012】
上記の動作が継続している状態では、プロセッサ1がウオッチドッグタイマ回路2に対して、あらかじめ設定されたタイミングで定期的にカウンタ周期内にウオッチドッグタイマ・クリア制御信号20を出力する状態が継続するが、プロセッサ1の動作が異常になって上記レジスタへのアクセスができない状態になった場合には、上記レジスタは上記カウンタ周期内にプロセッサ1からのウオッチドッグタイマ・クリア制御信号20を受付けることができなくなり、上記カウンタの歩進がリセットされずに続行されて歩進が進み、カウンタの周期内に歩進をリセットできなくなってタイムアウトとなる。
【0013】
ウオッチドッグタイマ回路2の制御部は、このタイムアウトを検出してプロセッサ1のソフトの異常、すなわちプロセッサ1の動作異常と判定し、ウオッチドッグタイマ・アラーム21を障害監視回路8cへ出力する。
【0014】
障害監視回路8cは、ウオッチドッグタイマ回路関連の状態監視情報を必要とする他の機器に、ウオッチドッグタイマ回路関連の状態監視情報として、ウオッチドッグタイマ・アラーム21が発生したことを通報する。
【0015】
クロック異常検出回路5は、クロック発生回路3の障害により第1のクロック22が異常状態となったときには、第1のクロック22のクロック異常を検出して第1のクロックアラーム23を出力し、この第1のクロックアラーム23は障害監視回路8cへ入力される。
【0016】
また、クロック異常検出回路6でも、クロック発生回路4の障害により第2のクロック24が異常状態となったときには、第2のクロック24のクロック異常を検出して第2のクロックアラーム25を出力し、この第2のクロックアラーム25は障害監視回路8cへ入力される。
【0017】
障害監視回路8cは、ウオッチドッグタイマ・アラーム21、第1のクロックアラーム23、及び第2のクロックアラーム25によって、プロセッサ1の動作異常、クロック発生回路3の障害及びクロック発生回路4の障害を監視する。
【0018】
上記のように、障害監視回路8cには、クロック発生回路3に障害が発生するとクロック異常検出回路5から第1のクロックアラーム23が出力され、また、クロック発生回路4に障害が発生するとクロック異常検出回路6から第2のクロックアラーム25が出力される。あるいは、プロセッサ1上のソフトの異常が発生したときは、ウオッチドッグタイマ回路2から出力されるウオッチドッグタイマ・アラーム21が障害監視回路8cに入力される。なお、上記の第1のクロックアラーム23、第2のクロックアラーム25及びウオッチドッグタイマ・アラーム21は通常、同期して発生することはない。
【0019】
ウオッチドッグタイマ・アラームに関しては、第1のクロック22を出力するクロック発生回路3が障害となった場合、クロック異常検出回路5による第1のクロック22の異常の検出動作が行われるとともに、第1のクロック22の異常により、第1のクロック22によって動作するプロセッサ1が動作不能となってウオッチドッグタイマ・アラーム21が出力される。このとき、クロック異常検出回路5の動作のタイミングとウオッチドッグタイマ回路2の動作のタイミングによっては、クロック異常検出回路5がまだ第1のクロック22の異常の検出動作中である状態で、ウオッチドッグタイマ回路2の方では、プロセッサ1によるウオッチドッグタイマ回路2内の内部レジスタのアクセスが行われず、上記カウンタの歩進がリセットされずに歩進を続行し、カウンタ周期内に歩進をリセットする動作が時間切れとなって、ウオッチドッグタイマがタイムアウトとなり、ウオッチドッグタイマ回路からウオッチドッグタイマ・アラームが出力され、このため、障害監視回路8cがウオッチドッグタイマ回路から出力されたウオッチドッグタイマ・アラームに基づいて障害監視回路がプロセッサ上のソフトが異常になったとの誤った判定を行ってしまう可能性がある。
【0020】
上記のようにクロック異常検出回路5による第1のクロック22の異常の検出動作が完了する前にウオッチドッグタイマ・アラーム21が障害監視回路8cに入力されて、ウオッチドッグタイマ回路2によりプロセッサ1上のソフトの異常であるとの判定が行われてしまった場合は、実際の原因はクロック発生回路3の障害による第1のクロック22の異常であり、プロセッサ1上のソフトの異常が無いにもかかわらず、プロセッサ1上のソフトの異常が発生したとの誤った判定が行われてしまうという問題点を有している。
【0021】
また、クロック発生回路3が故障してプロセッサ1に供給される第1のクロック22が停止するなどの異常状態になったときは、この異常状態はクロック異常検出回路5により検出されるとともに、ウオッチドッグタイマ回路2からウオッチドッグタイマ・アラーム21が出力されるので、クロック発生回路3の故障と判定することができる。しかし、このとき、ウオッチドッグタイマ回路2からウオッチドッグタイマ・アラーム21が出力されない状態になったときには、ウオッチドッグタイマ・アラーム21が出力されない原因が、ウオッチドッグタイマ回路2が故障していることによるのか、あるいは、クロック発生回路4が故障してウオッチドッグタイマ回路2に供給される第2のクロック24が停止していることによるのか分らないという問題点を有している。
【0022】
【特許文献1】
特開昭62−233854号公報 (第2頁、第1図)
【0023】
【発明が解決しようとする課題】
上述した従来のウオッチドッグタイマ回路の状態監視方式は、プロセッサに供給される第1のクロックの異常を検出するための第1のクロック異常検出回路の動作のタイミングとウオッチドッグタイマ回路の動作のタイミングによっては、第1のクロック異常検出回路がまだプロセッサに供給される第1のクロックの異常の検出動作中である状態で、ウオッチドッグタイマ回路の方では、プロセッサによるウオッチドッグタイマ回路のウオッチドッグタイマがタイムアウトとなり、ウオッチドッグタイマ回路からウオッチドッグタイマ・アラームが出力され、障害監視回路8cがウオッチドッグタイマ回路から出力されたウオッチドッグタイマ・アラームに基づいて障害監視回路がプロセッサ上のソフトが異常になったとの誤った判定を行ってしまう可能性があるという欠点を有している。
【0024】
また、クロック発生回路3が故障してプロセッサ1に供給される第1のクロック22が停止するなどの異常状態になったときは、この異常状態はクロック異常検出回路5により検出されるとともに、ウオッチドッグタイマ回路2からウオッチドッグタイマ・アラーム21が出力されるので、クロック発生回路3の故障と判定することができる。しかし、このとき、ウオッチドッグタイマ回路2から出力されるべきウオッチドッグタイマ・アラーム21が出力されないときには、ウオッチドッグタイマ・アラーム21が出力されない原因が、ウオッチドッグタイマ回路2が故障していることによるのか、あるいは、クロック発生回路4が故障してウオッチドッグタイマ回路2に供給される第2のクロック24が停止していることによるのか分らないという欠点を有している。
【0025】
本発明の目的は、プロセッサに供給されるクロック異常が原因でプロセッサの動作が異常になったときに、ウオッチドッグタイマ回路から出力されたウオッチドッグタイマ・アラームに基づいてプロセッサ上のソフトが異常であるとの誤った判定が行われることのないようにこれを防止し、プロセッサに供給されるクロック異常による障害であることを正しく通報できるきるウオッチドッグタイマ回路の状態監視方式を提供することにある。
【0026】
また、本発明の他の目的は、プロセッサに供給されるクロックが異常状態にあり、出力されるべきウオッチドッグタイマ・アラームが出力されないときに、その原因を容易に判定することができるウオッチドッグタイマ回路の状態監視方式を提供することにある。
【0027】
【課題を解決するための手段】
第1の発明のウオッチドッグタイマ回路の状態監視方式は、第2のクロックで動作し、プロセッサの動作異常を検出するウオッチドッグタイマ回路と、前記プロセッサを動作させる第1のクロックの異常を検出する第1のクロック異常検出回路と、前記第2のクロックの異常を検出する第2のクロック異常検出回路とを備え、前記ウオッチドッグタイマ回路がウオッチドッグタイマ・アラームを出力したとき、あらかじめ定められた時間が経過したときに前記第1のクロック異常が検出されたか否かの確認を行い、前記第1のクロックの異常がないことが確認された場合は、前記プロセッサ上の前記ソフトの異常を示す第1の障害通知信号を出力し、前記確認で前記第1のクロックの異常が確認された場合は、前記第1のクロックの異常のために前記プロセッサの動作が異常状態にあることを示す第2の障害通知信号を出力することを特徴として構成される。
【0028】
また、第2の発明のウオッチドッグタイマ回路の状態監視方式は、第2のクロックで動作し、プロセッサの動作異常を検出するウオッチドッグタイマ回路と、前記プロセッサを動作させる第1のクロックの異常を検出する第1のクロック異常検出回路と、前記第2のクロックの異常を検出する第2のクロック異常検出回路とを備え、前記第1のクロック異常検出回路が前記第1のクロックの異常を検出したとき第1のクロックアラームを出力し、前記第2のクロック異常検出回路が前記第2のクロックの異常を検出したとき第2のクロックアラームを出力し、前記ウオッチドッグタイマ回路が前記プロセッサの動作異常を検出したときウオッチドッグタイマ・アラームを出力するウオッチドッグタイマ回路の状態監視方式であって、前記ウオッチドッグタイマ・アラームが前記ウオッチドッグタイマ回路から出力されたとき、あらかじめ定められた時間が経過したときに前記第1のクロック異常が検出されたか否かの確認を行い、前記第1のクロックアラームが前記第1のクロック異常検出回路から出力されず前記第1のクロックの異常がないことが確認された場合は、前記プロセッサ上のソフトが異常となり前記プロセッサの動作が異常状態になって、前記ウオッチドッグタイマ・アラームが出力されたものと判定して、前記プロセッサ上の前記ソフトの異常を示す第1の障害通知信号を出力し、前記確認で前記第1のクロックの異常が確認された場合は、前記第1のクロックの異常のために前記プロセッサの動作が異常状態となって、前記ウオッチドッグタイマ回路から前記ウオッチドッグタイマ・アラームが出力されとものと判定して、前記第1のクロックの異常のために前記プロセッサの動作が異常状態にあることを示す第2の障害通知信号を出力することを特徴として構成される。
【0029】
また、第3の発明のウオッチドッグタイマ回路の状態監視方式は、第1の発明又は第2の発明のウオッチドッグタイマ回路の状態監視方式において、前記あらかじめ定められた時間が、前記第1のクロック異常検出回路により行われる前記第1のクロックの異常の検出周期の一周期分の時間であることを特徴として構成される。
【0030】
また、第4の発明のウオッチドッグタイマ回路の状態監視方式は、
(A)プロセッサ上のソフトの異常を監視し、前記プロセッサ上の前記ソフトの異常と判定されるときはウオッチドッグタイマ・アラームを出力するウオッチドッグタイマ回路、
(B)前記プロセッサを動作させる第1のクロックを発生させ前記プロセッサに出力する第1のクロック発生回路、
(C)前記第1のクロック発生回路の障害により前記第1のクロック発生回路から出力される第1のクロックが異常状態となった場合に前記第1のクロック異常を検出して、第1のクロックアラームを出力する第1のクロック異常検出回路、
(D)前記ウオッチドッグタイマ回路を動作させる第2のクロックを発生させ前記ウオッチドッグタイマ回路に出力する第2のクロック発生回路、前記第2のクロック発生回路の障害により前記第2のクロック発生回路から出力される前記第2のクロックが異常状態となった場合に前記第2のクロック異常を検出して、第2のクロックアラームを出力する第2のクロック異常検出回路、を備え、前記ウオッチドッグタイマ・アラーム、前記第1のクロックアラーム、及び前記第2のクロックアラームの発生を監視するウオッチドッグタイマ回路の状態監視方式において、
(E)前記ウオッチドッグタイマ回路から出力される前記ウオッチドッグタイマ・アラーム、前記第1のクロック異常検出回路から出力される第1のクロックアラーム、及び前記第2のクロック異常検出回路から出力される前記第2のクロックアラームのいずれのアラームも発生していない状態で、最初に前記ウオッチドッグタイマ・アラームが前記ウオッチドッグタイマ回路から出力されたとき、前記ウオッチドッグタイマ・アラームを保持し、前記第1のクロック異常検出回路により行われる前記第1のクロックの異常の検出周期の一周期分の時間が経過したときに前記第1のクロック発生回路からの前記第1のクロック異常が検出されたか否かの確認を行い、前記確認で前記第1のクロックアラームが前記第1のクロック異常検出回路から出力されず前記第1のクロックの異常がないことが確認された場合は、前記プロセッサ上のソフトの異常原因で前記ウオッチドッグタイマ・アラームが出力されたものと判定して、前記プロセッサ上の前記ソフトの異常を示す第1の障害通知信号を出力し、前記確認で前記第1のクロックアラームが前記第1のクロック異常検出回路から出力され前記第1のクロック発生回路からの前記第1のクロックの異常が確認された場合は、前記第1のクロック発生回路からの前記第1のクロックの異常が原因で前記プロセッサの動作が異常状態となって、前記ウオッチドッグタイマ回路から前記ウオッチドッグタイマ・アラームが出力されたものと判定して、第1のクロック発生回路の第1のクロックの異常が原因で前記プロセッサの動作が異常状態になったことを示す第2の障害通知信号を出力する障害状態判定回路を備えて構成される。
【0031】
また、第5の発明のウオッチドッグタイマ回路の状態監視方式は、第4の発明のウオッチドッグタイマ回路の状態監視方式において、前記第1の障害通知信号及び前記第2の障害通知信号を入力して前記第1のクロック発生回路に発生する障害及び前記プロセッサに発生するソフトの異常の監視を行う障害監視回路を備えたことを特徴として構成される。
【0032】
また、第6の発明のウオッチドッグタイマ回路の状態監視方式は、第4の発明のウオッチドッグタイマ回路の状態監視方式において、前記障害状態判定回路は、上記各アラームのいずれのアラームも発生していない状態で、最初に前記第1のクロックアラームが前記第1のクロック異常検出回路から出力されたとき、前記第1のクロックアラームを保持し、前記第2のクロック異常検出回路により行われる前記第2のクロックの異常の検出周期の一周期分の時間が経過したときに前記第2のクロック発生回路からの前記第2のクロックの異常が検出されたか否かの確認を行い、前記確認で前記第2のクロックアラームが前記第2のクロック異常検出回路から出力されないことが確認された場合は、前記第2のクロック発生回路の前記第2のクロックの異常がないので前記ウオッチドッグタイマ回路は動作状態にある筈なのに、前記第1のクロック発生回路からの前記第1のクロックの異常が原因でプロセッサの動作が異常状態にあるにもかかわらず、前記ウオッチドッグタイマ・アラームが出力されていないことから、前記ウオッチドッグタイマ回路が故障しているものと判定して、前記第1のクロックの異常が原因で前記プロセッサの動作が異常状態にあり、かつ、前記ウオッチドッグタイマ回路が故障のため動作していないことを示す第3の障害通知信号を出力し、前記確認で前記第2のクロックアラームが前記第2のクロック異常検出回路から出力され前記第2のクロック発生回路の前記第2のクロックの異常が確認された場合は、前記第1のクロック発生回路からの前記第1のクロックの異常が原因で前記プロセッサの動作が異常状態にあり、かつ、前記第2のクロック発生回路の前記第2のクロックの異常が原因で前記ウオッチドッグタイマ回路の動作が正常な動作状態にないものと判定して、前記第1のクロックの異常が原因で前記プロセッサの動作が異常状態にあり、かつ、前記第2のクロックの異常が原因で前記ウオッチドッグタイマ回路の動作が正常な動作状態にないことを示す第4の障害通知信号を出力することを特徴として構成される。
【0033】
また、第7の発明のウオッチドッグタイマ回路の状態監視方式は、第6の発明のウオッチドッグタイマ回路の状態監視方式において、前記第1の障害通知信号、前記第2の障害通知信号、前記第3の障害通知信号及び前記第4の障害通知信号を入力して前記第1のクロック発生回路に発生する障害、前記第2のクロック発生回路に発生する障害及び前記プロセッサに発生するソフトの異常の監視を行う障害監視回路を備えたことを特徴として構成される。
【0034】
また、第8の発明のウオッチドッグタイマ回路の状態監視方式は、第4の発明のウオッチドッグタイマ回路の状態監視方式において、前記プロセッサとして第1のプロセッサと第2のプロセッサとを備え、前記ウオッチドッグタイマ回路として第1のウオッチドッグタイマ回路と第2のウオッチドッグタイマ回路とを備え、前記障害状態判定回路として第1の障害状態判定回路と第2の障害状態判定回路とを備え、前記第1のクロック異常検出回路として第3のクロック異常検出回路と第4のクロック発生回路とを備え、前記第2のクロック異常検出回路として第5のクロック異常検出回路と第6のクロック発生回路とを備え、前記第1のクロック発生回路は前記第1のプロセッサと前記第2のプロセッサと前記第3のクロック異常検出回路と前記第4のクロック発生回路とに前記第1のクロックを出力し、前記第2のクロック発生回路は前記第1のウオッチドッグタイマ回路と前記第2のウオッチドッグタイマ回路と前記第5のクロック異常検出回路と前記第6のクロック発生回路とに前記第2のクロックを出力し、前記第1のウオッチドッグタイマ回路は前記第1のプロセッサに接続され、前記第2のウオッチドッグタイマ回路は前記第2のプロセッサに接続され、前記第1の障害状態判定回路には前記第1のウオッチドッグタイマ回路が接続され、前記第2の障害状態判定回路には前記第2のウオッチドッグタイマ回路が接続され、前記第1の障害状態判定回路には前記第3のクロック異常検出回路と前記第5のクロック異常検出回路とが接続され、前記第2の障害状態判定回路には前記第4のクロック異常検出回路と前記第6のクロック異常検出回路とが接続され、前記障害監視回路が前記第1の障害状態判定回路と前記第2の障害状態判定回路とに接続されて、前記第1の障害状態判定回路及び前記第2の障害状態判定回路からそれぞれ出力される前記第1の障害通知信号及び前記第2の障害通知信号を出力することを特徴として構成される。
【0035】
【発明の実施の形態】
次に、本発明の第1の実施の形態について図面を参照して説明する。
【0036】
図1は、本発明のウオッチドッグタイマ回路の状態監視方式の第1の実施の形態の構成を示すブロック図である。
【0037】
図1に示す本実施の形態のウオッチドッグタイマ回路の状態監視方式は、第1のクロック22の供給を受けて動作するプロセッサ1と、プロセッサ1上のソフトの暴走や停止などの異常動作を監視し、異常動作を検出したときプロセッサ1上のソフトの動作状態は異常状態にあるものと判定しウオッチドッグタイマ・アラーム21を出力するウオッチドッグタイマ回路2と、プロセッサ1を動作させるクロックとして第1のクロック22をプロセッサ1に出力するクロック発生回路3(第1のクロック発生回路)と、クロック発生回路3の障害により第1のクロック22が異常状態となった場合に第1のクロック22のクロック異常を検出して、第1のクロックアラーム23を出力するクロック異常検出回路5(第1のクロック異常検出回路)と、ウオッチドッグタイマ回路2を動作させる第2のクロック24をウオッチドッグタイマ回路2に出力するクロック発生回路4(第2のクロック発生回路)と、クロック発生回路4の障害により第2のクロック24が異常状態となった場合に第2のクロック24のクロック異常を検出して、第2のクロックアラーム25を出力するクロック異常検出回路6(第2のクロック異常検出回路)と、ウオッチドッグタイマ回路2から出力される上記ウオッチドッグタイマ・アラーム21、クロック異常検出回路5から出力される第1のクロックアラーム23、及びクロック異常検出回路6から出力される第2のクロックアラーム25のいずれかのアラームが発生したとき、所定の障害状態判定動作を行ってそのときの障害状態を判定し、判定結果を示す信号として、後述する第1の障害通知信号、第2の障害通知信号、第3の障害通知信号又は第4の障害通知信号を出力する障害状態判定回路7と、障害状態判定回路7から出力される上記の各障害通知信号を入力して、クロック発生回路3及びクロック発生回路4に発生するハード上の障害あるいはプロセッサ1に発生するソフトの動作異常の監視を行い、ウオッチドッグタイマ回路2関連の状態監視情報を必要とする他の機器に監視結果を通報する障害監視回路8aとを備えて構成される。
【0038】
なお、図1に示す本実施の形態のウオッチドッグタイマ回路の状態監視方式のプロセッサ1、ウオッチドッグタイマ回路2、クロック発生回路3、クロック異常検出回路5、クロック発生回路4、及びクロック異常検出回路6は、図4に示すウオッチドッグタイマ回路の状態監視方式の場合と同じであるが、図4に示すウオッチドッグタイマ回路の状態監視方式の場合は、障害監視回路8cを備えているのに対して、図1に示す本実施の形態のウオッチドッグタイマ回路の状態監視方式では、障害監視回路8cの代りに障害状態判定回路7及び障害監視監視回路8aを備えている点で相違している。
【0039】
また、図2に示されるように、障害状態判定回路7は、ウオッチドッグタイマ回路2から出力されるウオッチドッグタイマ・アラーム21を検出して、ウオッチドッグタイマ・アラームが発生したことを示すウオッチドッグタイマ・アラーム信号26を出力するアラーム検出手段41と、クロック異常検出回路5から出力される第1のクロックアラーム23を検出して、第1のクロックアラームが発生したことを示す第1のクロックアラーム信号28を出力するアラーム検出手段42と、クロック異常検出回路6から出力される第2のクロックアラーム25を検出して、第2のクロックアラームが発生したことを示す第2のクロックアラーム信号30を出力するアラーム検出手段43と、アラーム検出手段41からのウオッチドッグタイマ・アラーム信号26が入力されたときは、入力されたウオッチドッグタイマ・アラーム信号26を、クロック異常検出回路5により行われる第1のクロック22のクロック異常の検出周期の一周期分の時間の間、保持してからウオッチドッグタイマ・アラーム信号27として出力し、また、アラーム検出手段42からの第1のクロックアラーム信号28が入力されたときは、入力された第1のクロックアラーム信号28を、クロック異常検出回路6により行われる第2のクロック24のクロック異常の検出周期の一周期分の時間の間、保持してから第1のクロックアラーム信号29として出力する状態保持手段44と、アラーム検出手段41から出力されるウオッチドッグタイマ・アラーム信号26、アラーム検出手段42から出力される第1のクロックアラーム信号28、アラーム検出手段43から出力される第2のクロックアラーム信号30、状態保持手段44から出力されるウオッチドッグタイマ・アラーム信号27、及び状態保持手段44から出力される第1のクロックアラーム信号29を入力して、所定の障害状態判定動作を行ってそのときの障害状態を判定し判定結果を障害通知信号31として障害監視回路8aに出力する障害状態判定手段45とから構成される。
【0040】
次に、動作を説明する。
【0041】
図1に示す本実施の形態のウオッチドッグタイマ回路の状態監視方式のプロセッサ1、ウオッチドッグタイマ回路2、クロック発生回路3、クロック異常検出回路5、クロック発生回路4、及びクロック異常検出回路6等に関する動作説明については、図4に示すウオッチドッグタイマ回路の状態監視方式の場合と同様であるので省略する。
【0042】
ウオッチドッグタイマ・アラーム21、第1のクロックアラーム23、及び第2のクロックアラーム25のアラームが発生した場合の動作についての説明を図1を参照して行う。
【0043】
最初に、ウオッチドッグタイマ・アラーム21、第1のクロックアラーム23、及び第2のクロックアラーム25のいずれのアラームも発生していない状態で、ウオッチドッグタイマ・アラーム21が障害状態判定回路7に入力された場合についての動作を説明する。
【0044】
図1のウオッチドッグタイマ回路2から出力される上記ウオッチドッグタイマ・アラーム21、クロック異常検出回路5から出力される第1のクロックアラーム23、及びクロック異常検出回路6から出力される第2のクロックアラーム25のいずれのアラームも発生していない状態において、ウオッチドッグタイマ・アラーム21がウオッチドッグタイマ回路2から出力されたとき、障害状態判定回路7は、このウオッチドッグタイマ・アラーム21を保持し、クロック異常検出回路5により行われる第1のクロック22の異常の検出周期の一周期分の時間が経過したときにクロック発生回路3のクロック異常が検出されたか否かの確認を行い、この確認で第1のクロックアラーム23がクロック異常検出回路5から出力されず第1のクロック22の異常がないことが確認された場合は、プロセッサ1上のソフトの異常が原因でウオッチドッグタイマ・アラーム21が出力されたものと判定し、この判定に基づいてプロセッサ1上のソフトの異常を示す第1の障害通知信号を障害監視回路8aに出力する。
【0045】
すなわち、障害状態判定回路7は、ウオッチドッグタイマ・アラーム21が出力されたとき、所定の時間経過したときにクロック発生回路3の第1のクロック22が正常であるか否かを確認し、クロック発生回路3の第1のクロック22が正常である場合は、プロセッサ1上のソフトの異常を示す第1の障害通知信号を出力する。
【0046】
このとき、障害状態判定回路7から第1の障害通知信号を入力した障害監視回路8aは、ウオッチドッグタイマ回路関連の状態監視情報を必要とする他の機器に、ウオッチドッグタイマ回路関連の状態監視情報として、プロセッサ1上のソフトが異常であることを通報する。
【0047】
また、障害状態判定回路7は、上記確認で第1のクロックアラーム23がクロック異常検出回路5から出力されて第1のクロック22の異常が確認された場合は、クロック発生回路3の第1のクロック22の異常が原因でプロセッサ1の動作が異常状態となって、ウオッチドッグタイマ回路2から上記ウオッチドッグタイマ・アラーム21が出力されたものと判定して、クロック発生回路3の第1のクロック22の異常が原因でプロセッサ1の動作が異常状態になったことを示す第2の障害通知信号を出力する。
【0048】
すなわち、障害状態判定回路7は、ウオッチドッグタイマ・アラーム21が出力されたとき、所定の時間経過したときにクロック発生回路3の第1のクロック22が正常であるか否かを確認し、クロック発生回路3の第1のクロック22が異常である場合は、クロック発生回路3の第1のクロック22の異常が原因でプロセッサ1の動作が異常状態になったことを示す第2の障害通知信号を出力する。
【0049】
また、障害状態判定回路7から第2の障害通知信号を入力した障害監視回路8aは、ウオッチドッグタイマ回路関連の状態監視情報を必要とする他の機器に、ウオッチドッグタイマ回路関連の状態監視情報として、クロック発生回路3の第1のクロック22の異常が原因でプロセッサ1の動作が異常状態になったことを通報する。
【0050】
次に、ウオッチドッグタイマ・アラーム21、第1のクロックアラーム23、及び第2のクロックアラーム25のいずれのアラームも発生していない状態で、クロック異常検出回路5からの第1のクロックアラーム23が障害状態判定回路7に入力された場合についての動作を説明する。
【0051】
障害状態判定回路7は、上記各アラームのいずれのアラームも発生していない状態で、第1のクロックアラーム23がクロック異常検出回路5から出力されたとき、この第1のクロックアラーム23を保持し、クロック異常検出回路6により行われる第2のクロック24の異常の検出周期の一周期分の時間が経過したときにクロック発生回路4の第2のクロック24の異常が検出されたか否かの確認を行い、この確認で第2のクロックアラーム25がクロック異常検出回路6から出力されないことが確認され、かつ、ウオッチドッグタイマ・アラーム21が出力されていないことが確認された場合は、クロック発生回路4の第2のクロック24の異常がないのでウオッチドッグタイマ回路2は動作状態にある筈なのに、クロック発生回路3の第1のクロック22の異常が原因でプロセッサ1の動作が異常状態にあるにもかかわらず、ウオッチドッグタイマ・アラーム21が出力されていないことから、ウオッチドッグタイマ回路2が故障しているものと判定して、第1のクロック22の異常が原因でプロセッサ1の動作が異常状態にあり、かつ、ウオッチドッグタイマ回路2が故障のため動作していないことを示す第3の障害通知信号を出力する。
【0052】
すなわち、障害状態判定回路7は、クロック発生回路3の第1のクロック22の異常のため第1のクロックアラーム23が出力されたとき、所定の時間経過したときクロック発生回路4の第2のクロック24が正常であるか否かを確認し、クロック発生回路4の第2のクロック24が正常であり、かつ、ウオッチドッグタイマ・アラーム21が出力されない場合は、第1のクロック22の異常が原因でプロセッサ1の動作が異常状態にあり、かつ、ウオッチドッグタイマ回路2が故障のため動作していないことを示す第3の障害通知信号を出力する。
【0053】
障害状態判定回路7から第3の障害通知信号を入力した障害監視回路8aは、ウオッチドッグタイマ回路関連の状態監視情報を必要とする他の機器に、ウオッチドッグタイマ回路関連の状態監視情報として、第1のクロック22の異常が原因でプロセッサ1の動作が異常状態にあり、かつ、ウオッチドッグタイマ回路2が故障のため動作していないことを通報する。
【0054】
なお、上記の確認で、ウオッチドッグタイマ・アラーム21が出力されていることが確認された場合は、第1のクロック22の異常が原因でプロセッサ1の動作が異常状態にあることを示す第2の障害通知信号が出力される。
【0055】
また、障害状態判定回路7は、上記確認で第2のクロックアラーム25がクロック異常検出回路6から出力されクロック発生回路4の第2のクロック24の異常が確認された場合は、クロック発生回路3の第1のクロック22の異常が原因でプロセッサ1の動作が異常状態にあり、かつ、クロック発生回路4の第2のクロック24の異常が原因でウオッチドッグタイマ回路2の動作が正常な動作状態にないものと判定して、クロック発生回路3の第1のクロック22の異常が原因でプロセッサ1の動作が異常状態にあり、かつ、クロック発生回路4の第2のクロック24の異常が原因でウオッチドッグタイマ回路2の動作が正常な動作状態にないことを示す第4の障害通知信号を出力する。
【0056】
すなわち、障害状態判定回路7は、クロック発生回路3の第1のクロック22の異常のため第1のクロックアラーム23が出力されたとき、所定の時間経過したときクロック発生回路4の第2のクロック24が正常であるか否かを確認し、クロック発生回路4の第1のクロック24が異常である場合は、クロック発生回路3の第1のクロック22の異常が原因でプロセッサ1の動作が異常状態にあり、かつ、第2のクロック24の異常が原因でウオッチドッグタイマ回路2の動作が正常な動作状態にないことを示す第4の障害通知信号を出力する。
【0057】
障害状態判定回路7から第4の障害通知信号を入力した障害監視回路8aは、ウオッチドッグタイマ回路関連の状態監視情報を必要とする他の機器に、ウオッチドッグタイマ回路関連の状態監視情報として、クロック発生回路3の第1のクロック22の異常が原因でプロセッサ1の動作が異常状態にあり、かつ、クロック発生回路4の第2のクロック24の異常が原因でウオッチドッグタイマ回路2の動作が正常な動作状態にないことを通報する。
【0058】
次に、ウオッチドッグタイマ・アラーム21、第1のクロックアラーム23、及び第2のクロックアラーム25等のアラームが発生した場合の障害状態判定回路7の内部での動作説明を図2を参照して行う。
【0059】
最初に、ウオッチドッグタイマ・アラーム21、第1のクロックアラーム23、及び第2のクロックアラーム25のいずれのアラームも発生していない状態で、ウオッチドッグタイマ・アラーム21が障害状態判定回路7に入力された場合についての動作を説明する。
【0060】
ウオッチドッグタイマ・アラーム21、第1のクロックアラーム23、及び第2のクロックアラーム25のいずれのアラームも発生していない状態で、ウオッチドッグタイマ・アラーム21が障害状態判定回路7に入力された場合、障害状態判定回路7では、アラーム検出手段41でウオッチドッグタイマ・アラーム21が検出され、アラーム検出手段41からウオッチドッグタイマ・アラーム26として状態保持手段44に入力された後、状態保持手段44において、クロック異常検出回路5により行われる第1のクロック22のクロック異常の検出周期の一周期分の時間の間、保持されてから障害状態判定手段45にウオッチドッグタイマ・アラーム27として出力され、障害状態判定手段45はウオッチドッグタイマ・アラーム27を入力するとともに、第1のクロックアラーム信号28が入力されているか否かを確認し、第1のクロックアラーム信号28の入力の有無により障害発生状態を判定する。
【0061】
すなわち、障害状態判定手段45における、第1のクロックアラーム信号28が入力されているか否かの上記の確認の結果、クロック異常検出回路5からの第1のクロックアラーム23が障害状態判定回路7に入力されていなければ、障害状態判定手段45は、プロセッサ1上のソフトの異常が原因でウオッチドッグタイマ・アラーム21が出力されたものと判定して、プロセッサ1上のソフトの異常を示す第1の障害通知信号を障害通知信号31として障害監視回路8aへ出力する。
【0062】
また、クロック発生回路3の第1のクロック22のクロック異常によってクロック異常検出回路5から第1のクロックアラーム23が障害状態判定回路7に入力されていれば、障害状態判定手段45は、クロック発生回路3の第1のクロック22の異常が原因でプロセッサ1の動作が異常状態となって、ウオッチドッグタイマ回路2から上記ウオッチドッグタイマ・アラーム21が出力されとものと判定して、クロック発生回路3の第1のクロック22の異常が原因でプロセッサ1の動作が異常状態になったことを示す第2の障害通知信号を障害通知信号31として障害監視回路8aへ出力する。
【0063】
次に、ウオッチドッグタイマ・アラーム21、第1のクロックアラーム23、及び第2のクロックアラーム25のいずれのアラームも発生していない状態で、クロック異常検出回路5からの第1のクロックアラーム23が障害状態判定回路7に入力された場合についての動作を説明する。
【0064】
ウオッチドッグタイマ・アラーム21、第1のクロックアラーム23、及び第2のクロックアラーム25のいずれのアラームも発生していない状態で、クロック異常検出回路5からの第1のクロックアラーム23が障害状態判定回路7に入力された場合、障害状態判定回路7では、アラーム検出手段42で第1のクロックアラーム23が検出され、アラーム検出手段42から第1のクロックアラーム信号28として状態保持手段44に入力された後、状態保持手段44において、第2のクロック24のクロック異常の検出周期の一周期分の時間の間、保持されてから障害状態判定手段45に第1のクロックアラーム信号29として出力され、障害状態判定手段45は第1のクロックアラーム信号29を入力するとともに、第2のクロックアラーム信号30が入力されているか否かを確認し、第2のクロックアラーム信号30の入力の有無により障害発生状態を判定する。
【0065】
すなわち、障害状態判定手段45における、第2のクロックアラーム信号30が入力されているか否かの上記の確認の結果、クロック異常検出回路6からの第2のクロックアラーム25が障害状態判定回路7に入力されていなければ、障害状態判定手段45は、クロック発生回路4の第2のクロック24の異常がないのでウオッチドッグタイマ回路2は動作状態にある筈なのに、クロック発生回路3の第1のクロック22の異常が原因でプロセッサ1の動作が異常状態にあるにもかかわらず、ウオッチドッグタイマ・アラーム21が出力されていないことから、ウオッチドッグタイマ回路2が故障しているものと判定して、第1のクロック22の異常が原因でプロセッサ1の動作が異常状態にあり、かつ、ウオッチドッグタイマ回路2が故障のため動作していないことを示す第3の障害通知信号を障害通知信号31として障害監視回路8aへ出力する。
【0066】
また、クロック発生回路4の第2のクロック24のクロック異常によってクロック異常検出回路6から第2のクロックアラーム23が障害状態判定回路7に入力されていれば、障害状態判定手段45は、クロック発生回路4の第2のクロック24の異常が原因でウオッチドッグタイマ回路2の動作が正常な動作状態になく、かつ、クロック発生回路3の第1のクロック22の異常が原因でプロセッサ1の動作が異常状態にあるものと判定して、第2のクロック24の異常が原因でウオッチドッグタイマ回路2の動作が正常な動作状態になく、かつ、クロック発生回路3の第1のクロック22の異常が原因でプロセッサ1の動作が異常状態にあることを示す第4の障害通知信号を障害通知信号31として障害監視回路8aへ出力する。
【0067】
次に、本発明の第2の実施の形態について図面を参照して説明する。
【0068】
図3は、本発明のウオッチドッグタイマ回路の状態監視方式の第2の実施の形態の構成を示すブロック図である。
【0069】
図3に示すウオッチドッグタイマ回路の状態監視方式は、プロセッサ1a及びプロセッサ1bの2個のプロセッサと、プロセッサ1a及びプロセッサ1bに接続され、それぞれのプロセッサに、第1のクロック22を出力するクロック発生回路3及び第2のクロック24を出力するクロック発生回路4と、クロック発生回路3、クロック発生回路4、及びプロセッサ1aに接続され、それぞれに発生するアラームを検出して障害状態の判定を行い、判定結果として、図1に示す障害状態判定回路7と同様に、プロセッサ1aの系についての第1の障害通知信号から第4の障害通知信号までの各障害通知信号を障害通知信号31aとして出力する障害状態検出部9aと、障害状態検出部9aと同様に、クロック発生回路3、クロック発生回路4、及びプロセッサ1bに接続され、それぞれに発生するアラームを検出して障害状態の判定を行い、判定結果として、プロセッサ1bの系についての第1の障害通知信号から第4の障害通知信号までの各障害通知信号を障害通知信号31bとして出力する障害状態検出部9bと、障害状態検出部9a、9bに接続され、障害状態検出部9a、9bから出力される上記各障害通知信号を入力して、クロック発生回路3及びクロック発生回路4に発生するハード上の障害あるいはプロセッサ1a、1bに発生するソフトの動作異常の監視を行い、ウオッチドッグタイマ回路2の状態監視情報を必要とする他の機器に監視結果を通報する障害監視回路8bとを備えて構成される。
【0070】
また、障害状態検出部9aは、ウオッチドッグタイマ回路2、クロック異常検出回路5、クロック異常検出回路6及び障害状態判定回路7から構成され、同様に、障害状態検出部9bも、障害状態検出部9aのウオッチドッグタイマ回路2、クロック異常検出回路5、クロック異常検出回路6及び障害状態判定回路7とそれぞれ同様の、図示しないウオッチドッグタイマ回路、2つのクロック異常検出回路及び障害状態判定回路から構成される。
【0071】
上記のように、図3に示すウオッチドッグタイマ回路の状態監視方式は、下記の点で図1に示すウオッチドッグタイマ回路の状態監視方式の構成と異なる。
【0072】
すなわち、プロセッサ1a、1bの2個のプロセッサに対するウオッチドッグタイマ回路の状態監視方式であり、プロセッサ1a、1bのそれぞれに、共通のクロック発生回路3及びクロック発生回路4を備え、さらに、図1に示す障害監視回路8aの代りに、クロック発生回路3、クロック発生回路4、及びプロセッサ1a、1bの障害の発生状態を監視する障害監視回路8bを備えた点である。
【0073】
図3に示すウオッチドッグタイマ回路の状態監視方式の各部の動作は、図1に示すウオッチドッグタイマ回路の状態監視方式と同様であるので、動作説明については省略する。
【0074】
上記のように、本発明のウオッチドッグタイマ回路の状態監視方式では、クロック発生回路3に障害が発生してプロセッサ動作用のクロック22が異常になった場合、このクロック22で動作していたプロセッサ1の動作が異常となり、この結果、ウオッチドッグタイマ回路2からはウオッチドッグタイマ・アラーム21が障害状態判定回路7に出力されてしまっても、プロセッサ動作用のクロック22の異常であることをクロック異常検出回路5によって障害状態判定回路7に通知することにより、障害状態判定回路7で、プロセッサ1の動作が異常となるソフト上の障害なのか、あるいはクロック発生回路3の故障でクロック出力が異常となったハード上の障害なのかの判定を行い、その判定の結果として、ウオッチドッグタイマ・アラーム21が出力されたのは上記のクロック発生回路3の障害が原因であることを障害監視回路8aまたは障害監視回路8bに第2の障害通知信号として出力する。これによって、障害監視回路8aまたは障害監視回路8bからは、ウオッチドッグタイマ・アラーム21が出力されたのはクロック発生回路3の障害が原因であることを示す情報が他の機器に出力され、障害監視回路8aまたは障害監視回路8bからは、ウオッチドッグタイマ回路関連の状態監視情報を必要とする他の機器に、クロック発生回路3の障害が原因であることが正しく通報される。
【0075】
すなわち、本発明のウオッチドッグタイマ回路の状態監視方式では、クロック発生回路3の障害でプロセッサ動作用のクロック22が異常となったときには、ウオッチドッグタイマ回路2からはウオッチドッグタイマ・アラームが出力されても、ウオッチドッグタイマ回路関連の状態監視情報を必要とする他の機器にはウオッチドッグタイマ・アラームが出力されたことは通報されず、プロセッサ動作用のクロック22の異常であることを示すアラームのみが正しく出力される。
【0076】
また、本発明のウオッチドッグタイマ回路の状態監視方式では、クロック異常検出回路5が第1のクロックアラーム23を出力したとき、第2のクロック24異常が検出されたか否かの確認を行い、第2のクロック24の異常がないことが確認された場合は、第1のクロック22の異常が原因でプロセッサの動作が異常状態にあり、かつ、ウオッチドッグタイマ回路2が故障のため動作していないことを示す第3の障害通知信号を出力し、上記確認で第2のクロック22の異常が確認された場合は、第1のクロック22の異常が原因でプロセッサの動作が異常状態にあり、かつ、第2のクロック24の異常が原因でウオッチドッグタイマ回路2の動作が正常な動作状態にないことを示す第4の障害通知信号を出力することにより、プロセッサに供給される第1のクロック22が異常状態にあり、出力されるべきウオッチドッグタイマ・アラーム21が出力されないとき、その原因を容易に判定することができる。
【0077】
【発明の効果】
以上説明したように、本発明のウオッチドッグタイマ回路の状態監視方式は、ウオッチドッグタイマ回路がウオッチドッグタイマ・アラームを出力したとき、あらかじめ定められた時間が経過したときに第1のクロックの異常が検出されたか否かの確認を行い、第1のクロックの異常がないことが確認された場合は、プロセッサ上のソフトの異常を示す第1の障害通知信号を出力し、上記確認で第1のクロックの異常が確認された場合は、第1のクロックの異常のためにプロセッサの動作が異常状態にあることを示す第2の障害通知信号を出力するように構成することにより、プロセッサに供給されるクロック異常が原因でプロセッサの動作が異常になったときに、ウオッチドッグタイマ回路から出力されたウオッチドッグタイマ・アラームに基づいてプロセッサ上のソフトが異常であるとの誤った判定が行われることのないようにこれを防止し、プロセッサに供給されるクロック異常による障害であることを正しく通報できるという効果を有している。
【0078】
また、第1のクロック異常検出回路が第1のクロックアラームを出力したとき、あらかじめ定められた時間が経過したときに第2のクロック異常が検出されたか否かの確認を行い、第2のクロックの異常がないことが確認された場合は、第1のクロックの異常が原因でプロセッサの動作が異常状態にあり、かつ、ウオッチドッグタイマ回路が故障のため動作していないことを示す第3の障害通知信号を出力し、上記確認で第2のクロックの異常が確認された場合は、第1のクロックの異常が原因でプロセッサの動作が異常状態にあり、かつ、第2のクロックの異常が原因でウオッチドッグタイマ回路の動作が正常な動作状態にないことを示す第4の障害通知信号を出力するように構成することにより、プロセッサに供給されるクロックが異常状態にあり、出力されるべきウオッチドッグタイマ・アラームが出力されないとき、その原因を容易に判定することができるという効果を有している。
【図面の簡単な説明】
【図1】本発明のウオッチドッグタイマ回路の状態監視方式の第1の実施の形態の構成を示すブロック図である。
【図2】図1に示すウオッチドッグタイマ回路の状態監視方式における障害状態判定回路の構成を示すブロック図である。
【図3】本発明のウオッチドッグタイマ回路の状態監視方式の第2の実施の形態の構成を示すブロック図である。
【図4】従来のウオッチドッグタイマ回路の状態監視方式の構成を示すブロック図である。
【符号の説明】
1 プロセッサ
1a、1b プロセッサ
2 ウオッチドッグタイマ回路
3 クロック発生回路
4 クロック発生回路
5 クロック異常検出回路
6 クロック異常検出回路
7 障害状態判定回路
8a〜8c 障害監視回路
9a、9b 障害状態検出部
20 ウオッチドッグタイマ・クリア制御信号
21 ウオッチドッグタイマ・アラーム
22 第1のクロック
23 第1のクロックアラーム
24 第2のクロック
25 第2のクロックアラーム
26、27 ウオッチドッグタイマ・アラーム信号
28、29 第1のクロックアラーム信号
30 第2のクロックアラーム信号
31 障害通知信号
31a、31b 障害通知信号
41 アラーム検出手段
42 アラーム検出手段
43 アラーム検出手段
44 状態保持手段
45 障害状態判定手段[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a state monitoring method of a watchdog timer circuit, and particularly to a failure caused by a clock abnormality supplied to a processor without erroneously outputting a watchdog timer / alarm when a clock abnormality is supplied to a processor. The present invention relates to a state monitoring method for a watchdog timer circuit that can correctly notify the failure monitoring circuit of the state.
[0002]
[Prior art]
Conventionally, a watchdog timer circuit has been used to detect an abnormality such as a stoppage or runaway of a processor. As a technique for monitoring the operation state of the watchdog timer circuit, for example, Japanese Patent Application Laid-Open No. 62-233854 There is a technique disclosed in Japanese Patent Application Laid-Open Publication No. H10-26095.
[0003]
The technique disclosed in Japanese Patent Application Laid-Open No. 62-233854 is capable of discriminating between an abnormality of a clock signal supplied to a processor and an abnormal operation of a clock signal abnormality detection circuit itself for detecting the abnormality of the clock signal. In addition, if the clock signal is abnormal, a technology that can recognize that it is a serious failure that may cause the processor operation to become abnormal due to the clock signal abnormality and affect the entire system using the processor. Has been described.
[0004]
On the other hand, the state monitoring method of the conventional watchdog timer circuit shown in FIG. 4 also uses a clock abnormality detection circuit for detecting a clock abnormality, similarly to the technique disclosed in Japanese Patent Application Laid-Open No. 62-233854.
[0005]
Hereinafter, the configuration and operation of the state monitoring method of the watchdog timer circuit shown in FIG. 4 will be described.
[0006]
The state monitoring method of the watchdog timer circuit shown in FIG. 4 monitors the processor 1 in the apparatus, which operates by receiving a clock, and abnormal operation such as runaway or stop of software on the processor 1, and performs abnormal operation. Is detected, the software on the processor 1 determines that the processor 1 is in an abnormal state, and outputs a watchdog timer /
[0007]
The
[0008]
Next, the operation will be described.
[0009]
In FIG. 4, a processor 1 operates by inputting a
[0010]
In the
[0011]
That is, when the processor 1 is operating normally, the watchdog timer /
[0012]
In the state where the above operation is continued, the state where the processor 1 outputs the watchdog timer
[0013]
The control unit of the
[0014]
The
[0015]
When the
[0016]
Further, the clock
[0017]
The
[0018]
As described above, the
[0019]
Regarding the watchdog timer / alarm, when the
[0020]
As described above, the watchdog timer /
[0021]
When the
[0022]
[Patent Document 1]
JP-A-62-233854 (
[0023]
[Problems to be solved by the invention]
In the above-described conventional state monitoring method of the watchdog timer circuit, the operation timing of the first clock abnormality detection circuit for detecting abnormality of the first clock supplied to the processor and the operation timing of the watchdog timer circuit are described. In some cases, while the first clock abnormality detection circuit is still performing an operation of detecting an abnormality of the first clock supplied to the processor, the watchdog timer circuit uses the watchdog timer of the watchdog timer circuit by the processor. Is timed out, a watchdog timer / alarm is output from the watchdog timer circuit, and the
[0024]
When the
[0025]
It is an object of the present invention to provide a system in which when the operation of a processor becomes abnormal due to a clock abnormality supplied to the processor, software on the processor is abnormal based on a watchdog timer alarm output from the watchdog timer circuit. It is an object of the present invention to provide a state monitoring method of a watchdog timer circuit which can prevent such an erroneous determination as being made and can correctly report a failure due to a clock abnormality supplied to a processor. .
[0026]
Another object of the present invention is to provide a watchdog timer that can easily determine the cause when a clock supplied to a processor is in an abnormal state and a watchdog timer / alarm to be output is not output. An object of the present invention is to provide a circuit state monitoring method.
[0027]
[Means for Solving the Problems]
According to a first aspect of the present invention, there is provided a state monitoring method for a watchdog timer circuit which operates on a second clock and detects an abnormal operation of a processor, and detects an abnormality of a first clock for operating the processor. A first clock abnormality detecting circuit; and a second clock abnormality detecting circuit for detecting an abnormality of the second clock, wherein when the watchdog timer circuit outputs a watchdog timer / alarm, it is determined in advance. It is confirmed whether the first clock abnormality has been detected when the time has elapsed, and if it is confirmed that there is no abnormality in the first clock, it indicates an abnormality in the software on the processor. A first failure notification signal is output, and when the abnormality of the first clock is confirmed by the confirmation, the abnormality of the first clock is detected. Operation of the processor is configured as characterized by outputting a second fault notification signal indicating that the abnormal state.
[0028]
According to a second aspect of the present invention, there is provided a watchdog timer circuit status monitoring method, wherein the watchdog timer circuit operates on a second clock and detects an abnormal operation of a processor. A first clock abnormality detection circuit for detecting an abnormality of the second clock; and a second clock abnormality detection circuit for detecting an abnormality of the second clock, wherein the first clock abnormality detection circuit detects an abnormality of the first clock. Outputs a first clock alarm when the second clock abnormality detection circuit detects an abnormality of the second clock, and outputs a second clock alarm when the second clock abnormality detection circuit detects an abnormality of the second clock. A watchdog timer circuit that outputs a watchdog timer alarm when an abnormality is detected. When a watchdog timer / alarm is output from the watchdog timer circuit, it is checked whether or not the first clock abnormality has been detected when a predetermined time has elapsed, and the first clock alarm is output by the watchdog timer / alarm. When it is confirmed that there is no abnormality in the first clock without being output from the first clock abnormality detection circuit, software on the processor becomes abnormal and the operation of the processor becomes abnormal, and the watchdog When it is determined that a timer / alarm has been output, a first failure notification signal indicating an abnormality of the software on the processor is output, and when the abnormality of the first clock is confirmed by the confirmation, The operation of the processor becomes abnormal due to the abnormality of the first clock, and the watchdog timer circuit outputs the error from the watchdog timer circuit. And a second failure notification signal indicating that the operation of the processor is in an abnormal state due to the abnormality of the first clock. You.
[0029]
A third aspect of the present invention is the watchdog timer circuit according to the first or second aspect, wherein the predetermined time is equal to the first clock. It is characterized in that it is a time corresponding to one cycle of a detection cycle of the abnormality of the first clock performed by the abnormality detection circuit.
[0030]
Further, a state monitoring method of a watchdog timer circuit according to a fourth invention is as follows.
(A) a watchdog timer circuit that monitors an abnormality of software on the processor and outputs a watchdog timer / alarm when it is determined that the software is abnormal on the processor;
(B) a first clock generation circuit that generates a first clock for operating the processor and outputs the generated clock to the processor;
(C) detecting an abnormality of the first clock when the first clock output from the first clock generation circuit is in an abnormal state due to a failure of the first clock generation circuit; A first clock abnormality detection circuit that outputs a clock alarm,
(D) a second clock generation circuit for generating a second clock for operating the watchdog timer circuit and outputting the generated second clock to the watchdog timer circuit, and the second clock generation circuit due to a failure of the second clock generation circuit A second clock abnormality detection circuit for detecting the second clock abnormality when the second clock output from the second clock enters an abnormal state, and outputting a second clock alarm; In a state monitoring method of a watchdog timer circuit for monitoring occurrence of a timer alarm, the first clock alarm, and the second clock alarm,
(E) The watchdog timer alarm output from the watchdog timer circuit, the first clock alarm output from the first clock abnormality detection circuit, and the output from the second clock abnormality detection circuit When the watchdog timer / alarm is first output from the watchdog timer circuit in a state where no alarm of the second clock alarm has occurred, the watchdog timer / alarm is held, and Whether or not the first clock abnormality from the first clock generation circuit is detected when a period of one cycle of the abnormality detection period of the first clock performed by the first clock abnormality detection circuit has elapsed. Whether the first clock alarm is generated by the first clock abnormality detection circuit. If it is confirmed that there is no abnormality in the first clock without being output, it is determined that the watchdog timer / alarm has been output due to a software abnormality on the processor, and the Outputting a first failure notification signal indicating an abnormality of the software, and confirming the first clock alarm from the first clock abnormality detection circuit and outputting the first clock alarm signal from the first clock generation circuit; If an abnormality of the clock is confirmed, the operation of the processor becomes abnormal due to the abnormality of the first clock from the first clock generation circuit, and the watch dog timer circuit -It is determined that an alarm has been output, and the operation of the processor is abnormal due to an abnormality of the first clock of the first clock generation circuit. Configured with a fault condition determination circuit for outputting a second fault notification signal indicating that it is now state.
[0031]
A fifth aspect of the present invention relates to the state monitoring method of the watchdog timer circuit according to the fourth aspect, wherein the first failure notification signal and the second failure notification signal are inputted. And a failure monitoring circuit for monitoring a failure occurring in the first clock generation circuit and a software abnormality occurring in the processor.
[0032]
In a sixth aspect of the present invention, in the state monitoring method of the watchdog timer circuit according to the fourth aspect, the fault state determination circuit generates any of the above alarms. When the first clock alarm is first output from the first clock abnormality detection circuit in the absence state, the first clock alarm is held and the second clock alarm performed by the second clock abnormality detection circuit is held. The second clock generation circuit confirms whether or not the abnormality of the second clock has been detected when the time corresponding to one cycle of the abnormality detection cycle of the second clock has elapsed. When it is confirmed that the second clock alarm is not output from the second clock abnormality detection circuit, the second clock alarm of the second clock generation circuit is output. The watchdog timer circuit should be in an operating state because there is no clock abnormality, but the processor operation is in an abnormal state due to the abnormality of the first clock from the first clock generation circuit. Since the watchdog timer / alarm is not output, it is determined that the watchdog timer circuit has failed, and the operation of the processor is in an abnormal state due to the abnormality of the first clock. Output a third failure notification signal indicating that the watchdog timer circuit is not operating due to a failure, and the second clock alarm is output from the second clock abnormality detection circuit in the confirmation. When the abnormality of the second clock of the second clock generation circuit is confirmed, the second clock from the first clock generation circuit is output. The operation of the processor is in an abnormal state due to the abnormality of the clock, and the operation of the watchdog timer circuit is in the normal operation state due to the abnormality of the second clock of the second clock generation circuit. It is determined that there is no operation, and the operation of the processor is abnormal due to the abnormality of the first clock, and the operation of the watchdog timer circuit is normal due to the abnormality of the second clock. It is configured to output a fourth failure notification signal indicating that it is not in the state.
[0033]
The state monitoring method of the watchdog timer circuit according to a seventh invention is the state monitoring method of the watchdog timer circuit according to the sixth invention, wherein the first failure notification signal, the second failure notification signal, 3 and the fourth failure notification signal are input, the failure occurring in the first clock generation circuit, the failure occurring in the second clock generation circuit, and the software abnormality occurring in the processor. A fault monitoring circuit for monitoring is provided.
[0034]
An eighth aspect of the present invention is the watchdog timer circuit state monitoring system according to the fourth aspect, wherein the watchdog timer circuit includes a first processor and a second processor as the processors. A first watchdog timer circuit and a second watchdog timer circuit as a dog timer circuit; and a first failure state determination circuit and a second failure state determination circuit as the failure state determination circuit. A third clock abnormality detection circuit and a fourth clock generation circuit are provided as one clock abnormality detection circuit, and a fifth clock abnormality detection circuit and a sixth clock generation circuit are provided as the second clock abnormality detection circuit. Wherein the first clock generation circuit includes the first processor, the second processor, and the third clock abnormality detection circuit. Outputting the first clock to the fourth clock generation circuit, wherein the second clock generation circuit outputs the first watchdog timer circuit, the second watchdog timer circuit, and the fifth clock abnormality. Outputting the second clock to a detection circuit and the sixth clock generation circuit, wherein the first watchdog timer circuit is connected to the first processor, and wherein the second watchdog timer circuit is 2 processor, the first failure state determination circuit is connected to the first watchdog timer circuit, and the second failure state determination circuit is connected to the second watchdog timer circuit. The third clock abnormality detection circuit and the fifth clock abnormality detection circuit are connected to the first failure state determination circuit, and the second failure state determination circuit The path is connected to the fourth clock abnormality detection circuit and the sixth clock abnormality detection circuit, and the failure monitoring circuit is connected to the first failure state determination circuit and the second failure state determination circuit. And outputting the first failure notification signal and the second failure notification signal output from the first failure state determination circuit and the second failure state determination circuit, respectively. .
[0035]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, a first embodiment of the present invention will be described with reference to the drawings.
[0036]
FIG. 1 is a block diagram showing a configuration of a first embodiment of a state monitoring method of a watchdog timer circuit according to the present invention.
[0037]
The state monitoring method of the watchdog timer circuit according to the present embodiment shown in FIG. 1 monitors the processor 1 which operates upon receiving the
[0038]
Note that the processor 1, the
[0039]
As shown in FIG. 2, the failure state determination circuit 7 detects the watchdog timer /
[0040]
Next, the operation will be described.
[0041]
The processor 1, the
[0042]
The operation when the watchdog timer /
[0043]
First, the watchdog timer /
[0044]
The watchdog timer /
[0045]
That is, when the watchdog timer /
[0046]
At this time, the failure monitoring circuit 8a, which has received the first failure notification signal from the failure state determination circuit 7, sends the watchdog timer circuit-related state monitoring information to another device that needs the watchdog timer circuit-related state monitoring information. As the information, it is reported that the software on the processor 1 is abnormal.
[0047]
In addition, when the
[0048]
That is, when the watchdog timer /
[0049]
Further, the fault monitoring circuit 8a, which has received the second fault notification signal from the fault status determination circuit 7, sends the watchdog timer circuit related status monitoring information to another device that needs the watchdog timer circuit related status monitoring information. Then, it is notified that the operation of the processor 1 has become abnormal due to the abnormality of the
[0050]
Next, in a state where none of the watchdog timer /
[0051]
The failure state determination circuit 7 holds the
[0052]
That is, when the
[0053]
The fault monitoring circuit 8a, which has received the third fault notification signal from the fault status determination circuit 7, sends the watchdog timer circuit related status monitoring information to other devices that need the watchdog timer circuit related status monitoring information. It reports that the operation of the processor 1 is abnormal due to the abnormality of the
[0054]
If it is confirmed by the above confirmation that the watchdog timer /
[0055]
When the
[0056]
That is, when the
[0057]
The failure monitoring circuit 8a, which has received the fourth failure notification signal from the failure state determination circuit 7, sends the fourth monitoring request signal to the other devices that require the watchdog timer circuit-related state monitoring information as the watchdog timer circuit-related state monitoring information. The operation of the processor 1 is in an abnormal state due to the abnormality of the
[0058]
Next, the internal operation of the fault condition determination circuit 7 when an alarm such as the watchdog timer /
[0059]
First, the watchdog timer /
[0060]
When the watchdog timer /
[0061]
That is, as a result of the above-described confirmation of whether or not the first
[0062]
Further, if the
[0063]
Next, in a state where none of the watchdog timer /
[0064]
In a state where none of the watchdog timer /
[0065]
That is, as a result of the above-described confirmation of whether or not the second
[0066]
If the
[0067]
Next, a second embodiment of the present invention will be described with reference to the drawings.
[0068]
FIG. 3 is a block diagram showing a configuration of a second embodiment of the state monitoring method of the watchdog timer circuit according to the present invention.
[0069]
The state monitoring method of the watchdog timer circuit shown in FIG. 3 is a clock generation that is connected to two processors, a processor 1a and a processor 1b, and that outputs a
[0070]
The failure
[0071]
As described above, the state monitoring system of the watchdog timer circuit shown in FIG. 3 differs from the configuration of the state monitoring system of the watchdog timer circuit shown in FIG. 1 in the following points.
[0072]
That is, this is a state monitoring method of a watchdog timer circuit for the two processors 1a and 1b. Each of the processors 1a and 1b has a common
[0073]
The operation of each unit in the state monitoring method of the watchdog timer circuit shown in FIG. 3 is the same as that of the state monitoring method of the watchdog timer circuit shown in FIG.
[0074]
As described above, in the state monitoring method of the watchdog timer circuit of the present invention, when a failure occurs in the
[0075]
That is, in the state monitoring method of the watchdog timer circuit of the present invention, when the
[0076]
Further, in the state monitoring method of the watchdog timer circuit of the present invention, when the clock abnormality detection circuit 5 outputs the
[0077]
【The invention's effect】
As described above, the state monitoring method of the watchdog timer circuit according to the present invention is configured such that when the watchdog timer circuit outputs the watchdog timer / alarm, when the predetermined time elapses, the first clock becomes abnormal. Is confirmed, and if it is confirmed that there is no abnormality in the first clock, a first failure notification signal indicating abnormality of software on the processor is output. When an abnormality of the clock is confirmed, a second failure notification signal indicating that the operation of the processor is abnormal due to the abnormality of the first clock is output to the processor. The watchdog timer / alarm output from the watchdog timer circuit when the operation of the processor becomes abnormal due to the abnormal clock This prevents the erroneous determination that the software on the processor is abnormal on the basis of this, and has the effect of correctly reporting that the error is due to a clock abnormality supplied to the processor. I have.
[0078]
Further, when the first clock abnormality detection circuit outputs the first clock alarm, it is confirmed whether or not the second clock abnormality has been detected when a predetermined time has elapsed, and the second clock abnormality is detected. If it is confirmed that there is no abnormality, the third operation indicates that the operation of the processor is abnormal due to the abnormality of the first clock, and that the watchdog timer circuit is not operating due to the failure. If a failure notification signal is output and the above-mentioned check confirms that the second clock is abnormal, the operation of the processor is abnormal due to the abnormality of the first clock, and the abnormality of the second clock is detected. By configuring so as to output the fourth failure notification signal indicating that the operation of the watchdog timer circuit is not in the normal operation state due to the cause, the clock supplied to the processor becomes abnormal. Located state, when the watchdog timer alarm to be outputted is not outputted, has the effect that it is possible to determine the cause easily.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a first embodiment of a state monitoring method of a watchdog timer circuit according to the present invention.
FIG. 2 is a block diagram showing a configuration of a fault state determination circuit in the state monitoring method of the watchdog timer circuit shown in FIG.
FIG. 3 is a block diagram showing a configuration of a second embodiment of a state monitoring method of a watchdog timer circuit according to the present invention.
FIG. 4 is a block diagram showing a configuration of a state monitoring method of a conventional watchdog timer circuit.
[Explanation of symbols]
1 processor
1a, 1b processor
2 Watchdog timer circuit
3 Clock generation circuit
4 Clock generation circuit
5 Clock abnormality detection circuit
6 Clock abnormality detection circuit
7 Failure state judgment circuit
8a-8c fault monitoring circuit
9a, 9b Failure state detection unit
20 Watchdog timer clear control signal
21 Watchdog timer / alarm
22 First clock
23 1st clock alarm
24 Second clock
25 Second clock alarm
26, 27 Watchdog timer / alarm signal
28, 29 1st clock alarm signal
30 Second clock alarm signal
31 Failure notification signal
31a, 31b failure notification signal
41 Alarm detection means
42 Alarm detection means
43 Alarm detection means
44 state holding means
45 Failure state determination means
Claims (8)
(B)前記プロセッサを動作させる第1のクロックを発生させ前記プロセッサに出力する第1のクロック発生回路、
(C)前記第1のクロック発生回路の障害により前記第1のクロック発生回路から出力される第1のクロックが異常状態となった場合に前記第1のクロック異常を検出して、第1のクロックアラームを出力する第1のクロック異常検出回路、
(D)前記ウオッチドッグタイマ回路を動作させる第2のクロックを発生させ前記ウオッチドッグタイマ回路に出力する第2のクロック発生回路、前記第2のクロック発生回路の障害により前記第2のクロック発生回路から出力される前記第2のクロックが異常状態となった場合に前記第2のクロック異常を検出して、第2のクロックアラームを出力する第2のクロック異常検出回路、を備え、前記ウオッチドッグタイマ・アラーム、前記第1のクロックアラーム、及び前記第2のクロックアラームの発生を監視するウオッチドッグタイマ回路の状態監視方式において、
(E)前記ウオッチドッグタイマ回路から出力される前記ウオッチドッグタイマ・アラーム、前記第1のクロック異常検出回路から出力される第1のクロックアラーム、及び前記第2のクロック異常検出回路から出力される前記第2のクロックアラームのいずれのアラームも発生していない状態で、最初に前記ウオッチドッグタイマ・アラームが前記ウオッチドッグタイマ回路から出力されたとき、前記ウオッチドッグタイマ・アラームを保持し、前記第1のクロック異常検出回路により行われる前記第1のクロックの異常の検出周期の一周期分の時間が経過したときに前記第1のクロック発生回路からの前記第1のクロック異常が検出されたか否かの確認を行い、前記確認で前記第1のクロックアラームが前記第1のクロック異常検出回路から出力されず前記第1のクロックの異常がないことが確認された場合は、前記プロセッサ上のソフトの異常原因で前記ウオッチドッグタイマ・アラームが出力されたものと判定して、前記プロセッサ上の前記ソフトの異常を示す第1の障害通知信号を出力し、前記確認で前記第1のクロックアラームが前記第1のクロック異常検出回路から出力され前記第1のクロック発生回路からの前記第1のクロックの異常が確認された場合は、前記第1のクロック発生回路からの前記第1のクロックの異常が原因で前記プロセッサの動作が異常状態となって、前記ウオッチドッグタイマ回路から前記ウオッチドッグタイマ・アラームが出力されたものと判定して、第1のクロック発生回路の第1のクロックの異常が原因で前記プロセッサの動作が異常状態になったことを示す第2の障害通知信号を出力する障害状態判定回路を備えたことを特徴とするウオッチドッグタイマ回路の状態監視方式。(A) a watchdog timer circuit that monitors an abnormality of software on the processor and outputs a watchdog timer / alarm when it is determined that the software is abnormal on the processor;
(B) a first clock generation circuit that generates a first clock for operating the processor and outputs the generated clock to the processor;
(C) detecting an abnormality of the first clock when the first clock output from the first clock generation circuit is in an abnormal state due to a failure of the first clock generation circuit; A first clock abnormality detection circuit that outputs a clock alarm,
(D) a second clock generation circuit for generating a second clock for operating the watchdog timer circuit and outputting the generated second clock to the watchdog timer circuit, and the second clock generation circuit due to a failure of the second clock generation circuit A second clock abnormality detection circuit for detecting the second clock abnormality when the second clock output from the second clock enters an abnormal state, and outputting a second clock alarm; In a state monitoring method of a watchdog timer circuit for monitoring occurrence of a timer alarm, the first clock alarm, and the second clock alarm,
(E) The watchdog timer alarm output from the watchdog timer circuit, the first clock alarm output from the first clock abnormality detection circuit, and the output from the second clock abnormality detection circuit When the watchdog timer / alarm is first output from the watchdog timer circuit in a state where no alarm of the second clock alarm has occurred, the watchdog timer / alarm is held, and Whether or not the first clock abnormality from the first clock generation circuit is detected when a period of one cycle of the abnormality detection period of the first clock performed by the first clock abnormality detection circuit has elapsed. Whether the first clock alarm is generated by the first clock abnormality detection circuit. If it is confirmed that there is no abnormality in the first clock without being output, it is determined that the watchdog timer / alarm has been output due to a software abnormality on the processor, and the Outputting a first failure notification signal indicating an abnormality of the software, and confirming the first clock alarm from the first clock abnormality detection circuit and outputting the first clock alarm signal from the first clock generation circuit; If an abnormality of the clock is confirmed, the operation of the processor becomes abnormal due to the abnormality of the first clock from the first clock generation circuit, and the watch dog timer circuit -It is determined that an alarm has been output, and the operation of the processor is abnormal due to an abnormality of the first clock of the first clock generation circuit. Condition monitoring system of the watchdog timer circuit comprising the fault condition determination circuit for outputting a second fault notification signal indicating that it is now state.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003119740A JP4432354B2 (en) | 2003-04-24 | 2003-04-24 | Watchdog timer circuit status monitoring system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003119740A JP4432354B2 (en) | 2003-04-24 | 2003-04-24 | Watchdog timer circuit status monitoring system |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004326405A true JP2004326405A (en) | 2004-11-18 |
JP4432354B2 JP4432354B2 (en) | 2010-03-17 |
Family
ID=33498889
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003119740A Expired - Fee Related JP4432354B2 (en) | 2003-04-24 | 2003-04-24 | Watchdog timer circuit status monitoring system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4432354B2 (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010128790A (en) * | 2008-11-27 | 2010-06-10 | Renesas Electronics Corp | Semiconductor device and its abnormality detecting method |
JP2011159114A (en) * | 2010-02-01 | 2011-08-18 | Fuji Electric Co Ltd | Module arithmetic processing apparatus |
JP2013190853A (en) * | 2012-03-12 | 2013-09-26 | Rohm Co Ltd | Semiconductor device, on-vehicle equipment, vehicle |
US20160299806A1 (en) * | 2015-04-08 | 2016-10-13 | Microsemi Semiconductor Ulc | A Low Latency Digital Clock Fault Detector |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102258171B1 (en) * | 2017-12-15 | 2021-05-28 | 주식회사 엘지에너지솔루션 | Apparatus and method for diagnosing a watchdog timer |
-
2003
- 2003-04-24 JP JP2003119740A patent/JP4432354B2/en not_active Expired - Fee Related
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010128790A (en) * | 2008-11-27 | 2010-06-10 | Renesas Electronics Corp | Semiconductor device and its abnormality detecting method |
US8466714B2 (en) | 2008-11-27 | 2013-06-18 | Renesas Electronics Corporation | Apparatus for detecting presence or absence of oscillation of clock signal |
JP2011159114A (en) * | 2010-02-01 | 2011-08-18 | Fuji Electric Co Ltd | Module arithmetic processing apparatus |
JP2013190853A (en) * | 2012-03-12 | 2013-09-26 | Rohm Co Ltd | Semiconductor device, on-vehicle equipment, vehicle |
US20160299806A1 (en) * | 2015-04-08 | 2016-10-13 | Microsemi Semiconductor Ulc | A Low Latency Digital Clock Fault Detector |
US9858134B2 (en) * | 2015-04-08 | 2018-01-02 | Microsemi Semiconductor Ulc | Low latency digital clock fault detector |
Also Published As
Publication number | Publication date |
---|---|
JP4432354B2 (en) | 2010-03-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5476238B2 (en) | Semiconductor device | |
US8909971B2 (en) | Clock supervision unit | |
JP2011043957A (en) | Fault monitoring circuit, semiconductor integrated circuit, and faulty part locating method | |
US6839866B2 (en) | System and method for the use of reset logic in high availability systems | |
US7953016B2 (en) | Method and system for telecommunication apparatus fast fault notification | |
JP6563047B2 (en) | Alarm processing circuit and alarm processing method | |
JP4432354B2 (en) | Watchdog timer circuit status monitoring system | |
KR101448013B1 (en) | Fault-tolerant apparatus and method in multi-computer for Unmanned Aerial Vehicle | |
JP2011145208A (en) | Substrate | |
JP2018163498A (en) | Monitoring circuit | |
JP2004086520A (en) | Monitoring control device and its method | |
JP2002196948A (en) | Operation control device | |
JP2006209524A (en) | Diagnostic device with counter | |
JP5713386B2 (en) | Clock dynamic switching control device | |
JP2006285845A (en) | Information communication system having fault tolerance and information communication device having fault tolerance | |
JPH1078896A (en) | Industrial electronic computer | |
JP2002108638A (en) | Error detecting method, error detection circuit of microcomputer and microcomputer system | |
KR100394736B1 (en) | Method And Apparatus For Fail Recovery And Board Selecting In Dual System | |
JP5161808B2 (en) | Dual system controller | |
JP2675645B2 (en) | System failure monitoring device | |
KR100408266B1 (en) | Device for automatically recovering fault of computer system | |
JP2005078534A (en) | Information processor and system failure monitoring method | |
JP3962956B2 (en) | Information processing apparatus and information processing method | |
JP3962956B6 (en) | Information processing apparatus and information processing method | |
JPH1115698A (en) | Method for reporting failure and mechanism therefor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050314 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060317 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20070118 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20080610 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081010 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090217 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090417 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20090508 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090707 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090804 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091201 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091214 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130108 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130108 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |