SU1415448A1 - Цифровой управл емый генератор - Google Patents

Abstract

Изобретение относитс  к импульсной технике и предназначено дл  повышени  точности подстройки фазы сигнала управл емого генератора. С этой целью в устройство введены m последовательно соединенных делителей частоты с дробными коэффициентами делени , построенных на основе линии задержки с отводами, мультиплексоров и счетчиков, и блок прив зки. Введение новых блоков и функциональных св зей ведет к сокращению отводов в лини х задержки и уменьшению таким образом объема оборудовани . При этом величина дискрета подстройки, ранее определ юща с  величиной дискрета задержки , уменьшаетс  до разности величин дискретов задержки линий, вход щих в состав делителей частоты с дробными коэффициентами делений. 2 з.п. ф-лы, 3 ил. с б

Description

СП

4 4

сх

Изобретение относитс  к имГ :.льс- ной технике и может быть использовано дл  построени  устройств синхронизации с дискретным управлением.

Цель изобретени  - повышение точности подстройки фазы выходного сигнала цифрового управл емого генератора .

На фиг. 1 представлена функциональна  схема цифрового управл емого генератора; на фиг.2 и 3 - временные диаграммы его функционировани .

Цифровой управл емый генератор (фиг. 1) состоит из задающего генератора 1 импульсов, управл емого делител  2 частоты с дробным коэффициентом делени , делитеп  3 частоты с дробным коэффициентом делени , линии 4 задержки с отводами, мультиплексора 5, элемента 6 задержки , блока 7 управлени  и блока 8 прив зки. Управл емый делитель 2 частоты с дробным коэсЬфициентом делени  (управл емый ДДКД 2) состоит из линии 9 задержки с отводами, мультиплексора 10 элемента 11 задержки, блока 12 добавлени  - исключени  импульсов и счетчика 13 импульсов.

Делитель 3 частоты с дробным коэффициентом делени  (ДДКД 3) состоит из линии 14 задержки с отводами, мультиплексора 15, элемента 16 задержки, счетчика 17 импульсов. Задающий ге- ератор 1 импульсов, управл емый ДЦКД 2, ДДКД 3, лини  4 задержки, мультиплексор 5, элемент 6 задержки, бло 8 прив зки и блок 7 управлени  соединены последовательно. Вход и отводы линии 4 задержки подключены к сигнальным входам мультиплексора 5, а вькоды блока 7 управлени  - к управл ющим входам мультиплексора 5.

Вход, выход и отводы линии 9 задержки подключены к сигнальным входам гультиплексора 10, а его выход через последовательно соединенные элмент 11 задержки и блок 12 добавлени  - исключени  импульсов подключен к счетному входу счетчика 13, выходы разр дов которого соединены с управл ющими входами мультиплексора 10. Вход линии 9 задержки с отводами  вл етс  входом управл емого ДЦКД 2, а выход мультиплексора 10 - его выходом . Выход мультиплексора 10 и выход элемента 11 задержки подключены соответственно к первому и второму сигнальным Езходам блока 8 прив зки, пер0

вый и второй выходы сигналов состо ни  б:1окп 12 добавлени  - исключени  импульс.on подключены к двум входам формировани  сигналов разрешени  и запрета блока 8 прив зки, два попарно обт,единепн1.1е управд ю1 и1е входы блока 12 добавлени  - исключени  и блока 7 управлени  соединены с первым и вторым виходами блока 8 прив зки, третий выход которого соединен с входом выборки блока 7.

Вход, вькод и отводы линии 14 задержки ДДКД 3 подключены к сигналь5 ньп-1 входам мультиплексора 15, а его вькод через элемент 16 задержки соединен с входом счетчика 17 импульсов, вькоды разр дов которого подключены к управл ющим входам мультиплексора 15

0 и входам формировани  сигналов разрешени  и запрета блока 8 прив зки. Вход линии 14 задержки с отводами  вл етс  входом ДДКД 3, выход мультиплексора 15,  вл ющийс  выходом ДЦКД 3, подключен к третьему сигнальному входу блока . 8 прив зки и входам линии 4 задержки и мультиплексора 5, четвертый сигнальный вход блока 8 прив зки соединен с выходом элемента 6 задержки, а два внешние входа блока 8 прив зки  вл ютс  управл ющими входами цифрового управл емого генератора. Выход мультиплексора 5 подключен к входу элемента 6 задержки и  вл етс  выходом цифрового урравл емого генератора.

5

0

5

0

5

0

5

Задаюш 1й генератор 1 состоит из кварцевого генератора 18 и формировател  19 импульсов. Блок 7 управлени  состоит из RS-триггеров 20 и 21, элементов И-НЕ 22 и 23 и реверсивного счетчика 24 импульсов. Блок 8 прив зки состоит из трех схем 25 - 27 прив зки .

Схема 25 прив зки состоит из двух FlS-триггеров 28 и 29, элемента И-НЕ 30,элемента И 31, счетчика 32 импуль- с;ов с дешифратором 33 (элемент И) состо ни , элементов И 34 и 35, элемента И-НЕ 36, элемента 37 задержки и инвертора 38. Схема 26 прив зки состоит из элемента -НЕ 39, осуществл ющего формирование управл ющего сигнала (сигналом рс-прешени  и запрета ), элемента И.-НК 0 и RS-тригге- ра 41. Схема 27 пр .ииг ки состоит из элемента И-НЕ 2, ixS-Tpnri epa 43, де- иифратора 44 спс,н нин, юрмирующего сигнал запрета, TI-г-и. ита И-НУ 45 и

314

инвертора 46. Элемент 47 задержки осуществл ет задержку сигнала установки триггеров 41, 43, 20 и 21. Блок добавлени  - исключени  импульсов состоит из двух RS-триггеров 48 и 49, элемента И-НЕ 50, D-триггера 51, элементов И-НЕ 52 - 54, элемента 55 задержки и инвертора 56. С помощью блока 12 добавлени  - исключени  импульсов производитс  подстройка фазы выходного сигнала управл емого ДЦКД2.

Цифровой генератор функционирует следующим образом.

Делители с дробными коэффициентами делени  - управл емый ДДКД 2 и ДЦКД 3 - дел т частоту генератора в соответствии с вьфажением

m ЗГ

где t j. и , - период сигнала задающего генератора и выходного сигнала; m - число, завис щее от количества делителей с дробным коэффициентом делени .

Изменение фазы задающего генератора на величину дискрета, равного 2 u/ktl , приводит к изменению фазы выходного сигнала на величину

f /v l --Sb Ji tji l (2)

,r ki1

а одновременное изменение фазы выходного сигнала на величину с противоположным знаком приводит к суммарному изменению временного положени  импульсов в выходной последовательности на величину

)

(3)

т.е. на величину, равную t 2 ir/k Ck+1).

В рассматриваемом устройстве , при этом соотношение периодов Цг,йр. и tg на выходах ге-нератора 1, дели-, телей 2 и 3 имеет вид

,/(k-1); t,,,,ktB,/(k+1).

(}

а дускрет линий 9, 14 и 4 задержки соответственно составл ет t /k-1; tewn/H Число дискретов дл  линий 9,14 и 4 задержки соответственно составл ет (k-2); k; (k-2).

Импульсна  последовательность частоты задающего генератора 1 с выхода формировател  19 импульсов поступает на вход линии 9 задержки управл емого ДЦКД 2. В зависимости

8

от состо ни  счетчика 13 импульсов, с помощью которого формируетс  управл ющий код дл  мультиплексора 10, одик из отводов линии 9 задержки, вход или выход, коммутируетс  на выход мультиплексора 10. Выходной сигнал последнего через элемент 11 задержки и блок 12 добавлени  - исключени  импульсов поступает на вход счетчика 13 импульсов и увеличивает lia единицу его содержимое. В результате на выход мультиплексора 10 коммутируетс  соседний отвод линии 9 задержки, и задержка выходного сигна

ла мультиплексора 10 увеличиваетс 

на

20

дискрет подстройки, равный rfV, и,

к I

следовательно, период выходного сигнала увеличиваетс  на дискрет подстройки и составл ет

42 k-1

k-Г в

В следующем периоде процесс повто- р етс . Формирование сигнала часто- выи ДДКЦ 3 отличаетс  лишь тем, что управл ющий код на входы мультиплексора 15 подаетс  с инверсных выходов разр дов счетчика 17 импульсов. При этом каждый импульс, поступающий через элемент 16 задержки на вход счётчика 17 импульсов, уменьшает на единицу значение управл ющего кода, и задержка выходного импульса мультиплексора 15 в каждом периоде уменьшаетс  на дискрет подстройки, равный tgj/(k+1). Период выходного сигнала.

следовательно, равен

tg -tgt;/(k+l)(k+l)

40

.

Выходной сигнал мультиплексора 15 подаетс  на вход линии 4 задержки, выходы которой коммутируютс  на вь1ход цифрового управл емого генератора с 45 помощью мультиплексора 5, управл емого кодом, формируемьтм в блоке 7 управлени . При отсутствии управл ющих импульсов значение управл ющего кода не мен етс , и один из выходов ли- 50 НИИ 4 задержки остаетс  посто нно подключенным с помощью мультиплексора 5 к выходу.

Коррекци  фазы выходного сигнала производитс  под воздействием импульсе сов управлени , поступающих на вход блока 8 прив зки, в котором производитс  прив зка управл ющ1-гх импульсов к выходным импульсам управл емого ДДКД 2, задержанным элементом 11

задержки, н nocjit. човательна  ai-i - в зка сформиронанных в блоке 8 управл ющих импульсов к выходным импульсам ДДКД 3 и мультиплексора 5. Последовательна  прив зка необходима дл  определени  момента коррекции временного положени  выходных импульсов в линии 4 задержки и мультиплексоре 5, чтобы обеспечить коррекцию одного и того же импульса в управл емом ДДК,Ц 2 и на выходе.

При коррекции фазы выходного сигнала управл емого ДДКД 2 на опережение очередной импульс выходного сигнала не проходит на вход счетчика 12 и код последнего не измен етс . При коррекции фазы выходного сигнала на отставание очередной импульс поступает непосредственно на вход второго разр да счетчика, что соответствует записи в счетчик 12 импульсов двух импульсов. В соответствии с изложенным алгоритмом с помощью линии 4 задержки , мультиплексора 5 и блока 7 на выходе производитс  коррекци  фаз того же импульса, что и в управл емо ДДКД 2, но с противоположным знаком.

Элементы 6 и 11 задержки предназначены дл  предотвращени  подачи на выход мультиплексоров 5 и 10 в течение периода входного сигнала двух импульсов с двух соседних отводов линий 9 и 4 задержки при кЪррекции фаз входных сигналов на отставание. Элемент 16 задержки предотвращает коммутацию выходов линии 14 задержки в момент присутстви  сигнала на выходе мультиплексора 15.

Процесс коррекции фазы происходит следующим образом.

Импульсы управлени  на S-входы триггеров 28 и 29 схемы 25 прив зки блока 8 могут поступать в произвольные моменты времени, имеют отрицательную пол рность и при коррекции фазы выходного сигнала ДДКД 2 на опе- р ежение поступают на вход триггера 28 а при коррекции на отставание - на вход триггера 29. Импульс коррекции фазы на опережение перебрасывает RS- триггер 28 в состо ние 1, следствием чего  вл етс  подача высокого разрешающего потенциала на вход элементов И 35 и 31. В результате этого открьгааетс  вход счетчика 32 импульсов дл  импульсов, поступающих с выхода управл емого ДДКД 2. Необходимость в счетчике 32 импульсов обус

5

0

5

0

5

0

5

5

лонлена случайностью момента поступлени  импульса коррекции и, следовательно , возможностью сбо  за счет дроблени  на входе элемента И 31 стро- бирующего импульса с выхода управл емого /ЩКД 2 положительным перепадом разрешающего потенциала на втором входе элемента И 31. Счетчик 32 импульсов , формиру  на выходе необходимой длительности импульс, позвол ет повысить надежность работы.

Дл  осуществлени  прив зки импульсов управлени  к выходному импульсу управл емого ДДК,Д 2 с неискаженным срезом достаточно использовать счетчик 32 импульсов с коэффициентом пересчета, равным трем, с дешифратором 33, настроенным на двоичный код числа 2. Схема в этом случае осуществл ет прив зку к срезу второго импульса , поступающего на вход счетчика 32, если счетчик 32 импульсов мен ет свое состо ние по отрицательному перепаду (срезу) входного импульса . Формирование импульса необходимой длительности на выходе дешифратора 33 осуществл етс  выбором величины задержки элемента 37. Импульс с выхода дешифратора 33 через открытый элемент И 35 поступает на входы триггеров 49 и 21 и переводит их в состо ние 1. Этот же импульс через элемент И-НЕ 36, выполн ющий функцию ИЛИ по нул м, и элемент 37 задержки восстанавливает нулевое состо ние счетчика 32 и, пройд  через инвертор 38, переводит триггер 28 в нулевое состо ние . При этом на входы элементов И 31 и 35 подаетс  сигнал запрета. Низким уровнем напр жени  с инверсного выхода триггера 49 закрываютс  входы элементов И-НЕ 50 и 53, в результате чего очередной импульс с выхода мультиплексора 10 не проходит на вход счетчика 13 и счетного триггера 51, формирующего младший разр д управл ю- щег о кода мультиплексора 10. Управл ющий код мультиплексора не измен етс , при этом очередной импульс на выходе и вс  последовательность смещаютс  в сторону опережени  на дискрет подстройки . Установка ri первоначальное состо ние триггера 49 производитс  задержанным на элементе 55 и инвертированным элементом 56 импульсом . Элементы 55, 36 и 48 (49) задерживают импу;1ьс на его длительность .

14

Дл  осуществлени  коррекции фазы последовательности на выходе устройства , с помощью линии 4 задержки, мультиплексора 5 и блока 7 необходимо определить момент поступлени  на вход линии задержки импульсной последовательности , коррекци  фазы которой произведена в управл емом ДЦКД 2 Определение этого момента обеспечиваетс  с помощью схем 26 и 27 прив зки В результате переброса триггера 49 в состо ние 1 импульсом управлени  с элемента li-HE 39, выполн ющего функцию ИЛИ по нул м, на вход элемента И-НЕ 40 подаетс  разрешение, и последним импульсом с нескорректированным значением фазы с выхода уп- ра1зл емого ДЦКД 2 RS-триггер 41 переводитс  в положение 1. С выхода триггера 41 на элемент И-НЕ 42 подаетс  разрешение, и последний импульс с нескорректированной фазой с выхода ДДКД 3 через элемент И-НЕ 42 перебрасывает триггер 43 в состо ние 1, в результате чего на вход элемента И-НЕ 45 подаетс  разрешение. Последний импульс с нескорректированной фазой в выходной последовательности через элемент И-НЕ 45, инвертор 46 и элемент И-НЕ 23 поступает на вход счетчика 24 импульсов и измен ет его состо ние на единицу. Под действием нового значени  управл ющего кода производитс  переключение отводов линии 5 задержки. Величина задержки выходных имеульсов увеличиваетс  на дискрет и, начина  со следующего импульса, выходна  последовательность измен ет фазу на величину дискрета подстройки. Задержанный элементом 47 импульс с выхода элемента И-НЕ 45 устанавливает триггеры 21, 41 и 43 в

исходное состо ние.

Разрешение на второй вход элемента И-НЕ 45 подаетс  с дешифратора 44 состо ни  счетчика 17 импульсов. Дешифратор 44, выполненный на элементе И-НЕ, с числом входов, равным разр дности управл ющего кода, выдел ет минимальное значение управл ющего кода , при котором вход линии 14 задержки коммутируетс  непосредственно на выход мультиплексора 15 и низким уровнем напр жени  на своем выходе закрывает вход элемента И-НЕ 45, что обеспечивает запрет прив зки выходного импульса цифрового управл емого генератора к выходному импульсу мультиплексора 15, прошедшему на выход

15448

непосредственно с входа линии 14 задержки ,

Временные диаграммы (фиг. 2) ил- 5 люстрируют процесс коррекции фазы выходного сигнала в цифровом управл емом генераторе.

При коррекции фазы выходного сигнала на опережение фаза сигнала за- 10 дающего генератора с помощью ДЦКД 2 корректируетс  на отставание (фиг.2), при этом положение импульса (фиг.2а)

измен етс  на величину

biL k-1

и соответ

ствует моменту t, что приводит к изменению временного положени  вспомогательного сигнала на выходе управл емого ДЦК,Ц 2 (фиг. 26) и выходного сигнала (фиг. 2г). Следуюпщй импульс задающего генератора формируетс  в момент t, вспомогательного сигнала - в момент t, а выходного сигнала - в момент t. Одновременна  коррекци  временного положени  (фазы) выходного сигнала на опережение на величину

- приводит к тому, что очередной

импульс выходного сигнала занимает положение tj. Таким образом, коррек- ци  фазы выходного сигнала на опере2 Г

жение составл ет величину гтт;-тг«

k(k-1)

При коррекции фазы выходного сигнала на отставание , (фиг. За - в ) фаза сигнала задающего генератора в управл емом ДДКД 2 корректируетс  на опережение, а фаза вьцсодного сигнала - на отставание.

Предлагаемый цифровой управл емый

генератор по сравнению с известным позвол ет значительно повысить точность подстройки фазы выходного сигнала бее увеличени  объема оборудовани 

Claims (3)

1. Формула изобретени  1. Цифровой управл емый генератор, содержащий задающий генератор импульсов , линию задержки с отводами, мультиплексор , элемент задержки и блок

   управлени , выходы которого подключены к управл ющим входам мультиплексора , сигнальные входы которого соединены с входом, выходом и отводами линии задержки, а выход мультиплексора

   подключен к выходу цифрового управл емого генератора, отличающийс  тем, что, с целью повьшде- ни  точности подстройки фазы выходного сигнала, в него введены повледова91Д

   тельно соединенные управл емьш делитель частоты с дробным коэффициентом делени  и га делителей частоты с дробным коэффициентом делени , а также блок прив зки выход задающего генера тора импульсов подключен к счетному йходу управл емого делител  частоты с дробным коэффициентом делени , пер- вый и второй выходы которого подключены соответственно к первому и второму сигнальным входам блока прив зки , последующие сигнальные входы которого подключены к выходам делителей чаЬтоты с дробными коэффициентами делени  и к выходу элемента задержки, подключенного к выходу мультиплексора , входы формировани  сигналов раз- рещени  и запрета блока прив зки подключены к третьему и четвертому выходам управл емого делител  частоты с дробным коэффициентом делени  и дополнительным выходам т-го делител  частоты с дробным коэффициентом делени , основной выход которого подключен к входу линии задержки с отводами , первый и второй выходы блока прив зки соединены соответственно с первый и вторым управл ющими входами упрайл емого делител  частоты с дробным коэффициентом делени  и параллельно - с первым и вторым управл ющими входами блока управлени  соответственно , третий выход блока прив зки соединен с входом выборки блока управлени , управл ющие входы блока прив зки  вл ютс  управл ющими входами цифрового управл емого генератора.
2. 2, Генератор по п. 1, отличающийс  тем, что управл е- делитель частоты с дробным коэффициентом делени  содержит линию задержки с отводами, мультиплексор, элемент задержки, блок добавлени - исключени  импульсов и счетчик импульсов , счетный вход которого подключен к первому выходу блока добав8V

   лени -исключени  импульсов, второй выход которого подключен к первому управл ющему входу мультиплексора,

   выход которого подключен к элементу

   задержки и  вл етс  первым выходом

   управл емого делител  частоты с дробным коэффициентом делени , счетный вход которого подключен к входу ЛИНИИ задержки с отводами, вход, выход и отводы которой подключены к сигнальным входам мультиплексора, остальные управл ющие входы которого подключены к выходам разр дов счетчи- ка импульсов, первый и второй входы блока добавлени -исключени  импульсов подключены к управл ющим входам управл емого делител  частоты с дробным коэффициентом делени , третий и чет- вертый выходы которого подключены соответственно к третьему и четвертому выходам блока добавлени -исключени  импульсов, вход которого подключен к выходу элемента задержки и  вл етс  вторым выходом управл емого делител  частоты с дробным коэффициентом делени  .
3. 3. Генератор по п. 1, о т л и - чающийс  тем, что каждый из делителей частоты с дробным коэффициентом делени  содержит линию задержки с отводами, мультиплексор, элемент задержки и счетчик импульсов, выходы разр дов которого подключены к управл ющим входам мультиплексора и дополнительным выходам делител  частоты с дробным коэффициентом делени , вход которого подключен к входу линии за- держки с отводами, вход, выход и отг воды которой подключены к сигнальным входам мультиплексора, выход которого  влАетс  основным выходом делител  с дробным коэффициентом делени  и под- клйчен к входу элемента задержки, выход которого подключен к счетному входу счетчика импульсов.