SU1525932A1 - Устройство коррекции шкалы времени - Google Patents

Abstract

Изобретение относитс  к радиотехнике. Цель изобретени  - повышение точности коррекции шкалы времени. Устройство содержит г-р 1, фазосдвигающий блок 2, делитель 3 частоты, преобразователь 4 кода коррекции, регистр 5 сдвига, формирователь 6 сигналов управлени , эл-ты совпадени  7 и 11, счетчики 8 и 9, дефифратор 10, блок сравнени  12 кодов, эл-т ИЛИ 13,формирователь 14 одиночных импульсов и мультиплексор 15. Цель достигаетс  введением мультиплексора 16, триггеров 17 и 18 и формировател  19 одиночных импульсов, с помощью которых осуществл етс  формирование величины кодов грубой и точной коррекции шкалы времени. 1 ил.

Description

tuuA

СП

го

СЛ

QO со

ьо

1

Изобретение относитс  к радиотехнике и приборостроению и может быть использовано в синхронизирующих устройствах и хранител х времени дл  коррек ции шкалы времени.

Целью изобретени   вл етс  повышение точности коррекции шкалы времени.

На чертеже приведена структурна  схема устройства коррекции шкалы вре- мени,

Устройство коррекции шкалы времени содержит генератор 1, фазосдви- гающий блок 2, делитель 3 частоты, преобразователь кода коррекции, регистр 5 сдвига, формирователь 6 сигналов управлени , первый элемент совпадени  7, первый и второй счетчики 8 и 9, дешифратор 10, второй элемент совпадени  11, блок 12 сравнени  кодов, элемент ИЛИ 13, формирователь И одиночных импульсов, первый и второй мультиплексоры 15 и 1б, первый и второй триггеры 17 и 18, дополнительный формирователь 19 одиночных импульсов,

Устройство коррекции шкалы времени работает следующим образом.

Генератор 1  вл етс  источником импульсов дл  запуска фазосдвигающего блока 2, который представл ет собой делитель частоты с переменным коэффициентом делени . В исходном состо нии коэффициент делени  блока 2 равен К,

что определ етс  наличием на его втором управл ющем входе О.

Импульсы с выхода фазосдвигающего блока 2 поступают на вход делител  3, который производит дальнейшее деление частоты входного сигнала, формиру  на выходах своих разр дов синхронную сетку частот и счет времени (например , секунд, минут, часов). Таким образом , делитель 3 осуществл ет функцию формировани  и хранени  шкалы вре мени.

С выхода делител  3 импульсные сигналы с периодом повторени , определ ющим масштаб грубой коррекции, подаютс  на первый вход мультиплексора 15. На второй вход мультиплексора 15 подаютс  импульсы с выхода фазосдвигающего блока 2, период повторени  которых определ ет масштаб точной коррекции .

В процессе работы из-за отличи  частоты генератора 1 от номинального значени  (например, в результате старени  кварцевого резонатора) шкала

0 5

Q

5

Q

п

5

324

времени, формируема  делителем 3, начинает отставать или опережать шкалу времени эталонных часов. Это требует проведени  коррекции шкалы времени устройства с целью совмещени  ее по времени со шкалой времени эталонных часов.

Дл  коррекции шкалы времени на командный вход устройства подаетс  команда коррекци  в виде 1 произвольной длительностью. Этот сигнал поступает на вход формировател  И, на выходе которого формируетс  импульс определенной длительности.

Импульс с выхода формировател  через элемент ИЛИ 13 поступает на установочный вход первого счетчика 8 и сбрасывает его. При этом на выходе блока 12 по вллетс  1. Этот же импульс сбрасывает второй счетчик 9- При этом на выходе дешифратора 10 по вл етс  1, котора  подаетс  на второй вход второго элемента совпадени  11, поддержива  на его выходе О. Импульс с выхода формировател  И поступает также на R-вход первого триггера 17 и на S-вход второго триггера 18. О с выхода первого триггера 17 подаетс  на первый вход дополнительного формировател  19, подготавлива  его к работе. 1 с выхода второго триггера 18 подаетс  на входы управлени  первым и вторым мультиплексором 15 и 16. При этом на выход первого мультиплексора 15 проход т импульсы с выхода делител  3, а на выходы второго мультиплексора 1б - код с выходов старших - 1-1 разр дов регистра 5.

На информационный вход устройства подаетс  последовательный N-разр д- ный код коррекции, имеющий следующую структуру: младший разр д - знак, следующие 1-1 разр дов - величина точной коррекции N.старшие N-1 разр дов - величина грубой коррекции N. Код подаетс  старшими разр дами вперед на вход преобразовател  4 по двум лини м в виде пр мого и инверсного кодов. На информационном выходе преобразовател  t формируетс  пр мой код коррекции, а на тактовом выходе - тактовые импульсы сдвига. Код коррекции записываетс  в регистр 5. Одновременно второй счетчик 9 подсчитывает число тактовых импульсов сдвига , т.е. число разр дов кода коррекции , записанных в регистр 5. Как только в регистр 5 запишутс  все N раз51S25932

ов кода, на выходе дешифратора 10 вл етс  О, который поступает второй (инверсный) вход второго мента 11 совпадени .

5

по н сл в п п т во и 15 т п в н мл ч

О, поступающий на второй вход второго элемента 11 совпадени , выII t II

зывает по вление на его выходе 1 так как на первом входе присутствует 1 с выхода блока 12.

1 с выхода второго элемента 11 совпадени  подаетс  на первый вход формировател  6. После этого по заднему фронту импульса, поступающего на второй вход, на выходе формировател  6 по вл етс  сигнал управлени  в виде 1. Сигнал управлени  поступает на второй управл ющий вход фазосдви- гающего блока 2 и измен ет его коэффициент делени  на КЦ в зависимости от знака, поступающего на первый управл ющий вход с выхода младшего разр да регистра 5. Одновременно сигнал управлени  открывает первый элемент совпадени  7. При этом импульсы с выхода первого мультиплексора 15 начинают проходить на счетный вход первого счетчика 8.

Изменение коэффициента делени  фа- зосдвигающего блока 2 на К±1 приводит к тому, что каждый импульс на выходе сдвигаетс  в сторону отставани  или опережени  относительно импульсов на выходе блока 2 при исходном коэффициенте делени . Это приводит к сдвигу шкалы времени, формируемой делителем 3. Первый счетчик 8 подсчитывает число импульсов, поступающих на его вход. Двоичный код с выходов его разр дов поступает на первые входы блока 12, на вторые входы которого поступает двоичный код величины грубой коррекции с выходов второго мультиплексора 1б. При совпадении кодов на выходе блока 12 формируетс  перепад напр жени  из состо ни  1 в состо ние О. По этому перепаду переворачиваетс  первый триггер 17. Логический О с выхода блока 12 запирает второй элемент совпадени  11, с выход которого П поступает на первый вход формировател  6. Формирователь 6 возвращаетс  в исходное состо ние, и логический О с его выхода восстанавливает исходный коэффициент делени  фазосдвигающего блока 2 и запрещает прохождение сигналов через первый элемент совпадени  7.

1 с выхода первого триггера 17

5

10

20

поступает на перрыи вход дополнительного формировател  19, на выходе которого выдел етс  второй импульс из последовательности , поступающей на его второй вход с выхода делител  3 через первый мультиплексор 15. Этот, импульс поступает на R-вход второго триггера 18 и устанавливает его нулевое состо ние . О с выхода второго триггера 18 подаетс  на управл ющие гаходы первого и второго мультиплексоров 15 и 16, при этом на выход первого муль- 15 типлексора 15 начинают проходить импульсы с выхода блока 2, а на выходы второго мультиплексора 1б - на двоичный код точной коррекции с выходов младших разр дов регистра 5 за исключением первого разр да.

0

5

0

5

5

Импульс с выхода дополнительного формировател  19 через элемент ИЛИ 13 подаетс  на установочный вход первого счетчика 8 и сбрасывает его. На выходе блока 12 по вл етс  1, котора  подаетс  на первый вход второго элемента совпадени  11. На втором входе второго элемента совпапени  11 присутствует О с выхола дешифратора 10. На вторсто элемента совпадени  11 по вл етс  1, котора  запускает формирователь 6. По заднему фронту второго импульса на втором входе формирователь 6 формирует на выходе сигнал управлени  в виде логической 1, который измен ет коэффициент делени  блока 2 на (Ktl) в зависимости от знака .коррекции и разрешает прохождение импульсов, поступающих с выход а блока 2 через первый мультиплексор 13, на счетный вход первого счетчика 8 через первый элемент совпадени  7. При совпадении кода, поступающего с выходов разр дов первого счетчика 8 на первый вход блока 12 с кодом точной коррекции, поступающим с выходов второго мультиплексора 16 на вторые входы, на выходе блока 12 по вл етс  О, который запирает второй элемент совпадени  11. О с выхода второго элемента совпадени  11 возвращает формирователь 6 в исходное состо ние. О с выхода формировател  6 восстанавливает исходный коэффициент делени  блока 2 и запрещает прохождение сигналов через первый элемент совпадени  7. Одновременно перепад напр жени  из 1 в О с выхода блока

12 переворачивает первый триггер 17, на выходе которого по вл етс  О.

Величина сдвига шкалы времени, полученна  в результате коррекции, равна

ключены объединенные второй вход первого элемента совпадени  и выход первого мультиплексора, к второму инфор- мационному входу которого подключен выход фазосдвигающего блока, выход де шифратора подключен к второму входу второго элемента совпадени , вход преобразовател  кода коррекции  вл ет- g с  кодовым входом устройства, отличающеес  тем, что, с целью повышени  точности коррекции шкалы времени, введены первый и второй триггеры , дополнительный формирователь

Т - период повторени  импульсов | одиночных импульсов и второй мульти- генераторд 1.плексор, к управл юи1ему входу которого подключены объединенные выход втоФормула изобретени рого триггера и третий информационный

вход первого мультиплексора, выход Устройство коррекции шкалы времени, формировател  одиночных импульсов

содержащее последовательно соединенные подключен к объединенным первому вхоit iT (N,K,-fN,),

где К( - коэффициент делени  делител  3 от входа до выхода, соединенного с первым входом первого мультиплексора 15; N, - величина грубой коррекции; N,j - величина точной коррекции;

генератор, фазосдвигаю1ций блок, делитель частоты и первый мультиплексор, последовательно соединенные первый элемент совпадени , первый счетчик, блок сравнени  кодов, второй элемент совпадении и формирователь сигналов управлени , формирователь одиночных импульсов, элемент ИЛИ, последовательно соединенные преобразователь ко да коррекции, второй счетчик и дешифратор , а также регистр сдвига, к первому и второму входам которого подключены соответственно первый выход преобразовател  кода коррекции и второй выход преобразовател  кода коррекции , объединенный со счетным входом второго счетчика , выход младшего разр да регистра сдвига подключен к первому управл ющему входу фазосдвигающего блока, к второму управл юи ему входу которого подключены объединенные первый вход первого элемента совпадени  и выход формировател  сигналов управлени , к второму входу которого под25

30

35

40

45

ду элемента ИЛИ, установочным входам первого и второго триггеров и установочным входам второго счетчика, выход первого триггера через дополнительный формирователь одиночных импульсов подключен к объединенным счетному входу второго триггера и второму входу элемента ИЛИ, выход которого подключен к установочному входу первого счег1|ика, счетный вхол, первого тригге ра подключен к выходу блока сравнени  кодов, к первой и второй группам информационных входов вторс о мультиплексора подключены соотвеiственно перва  и втора  группы выходом регист ра сдвига, выходы второго мультиплексора подключены к второй группе входов блока сравнени  кодов, вход Фор- миоовател  одиночных импульсов  вл етс  командным входом устройства, вто рой вход дополнительного форммроватепп одиночных импульсов подключек к зюро му входу формировател  cvirH-H/ior управлени  ,

ду элемента ИЛИ, установочным входам первого и второго триггеров и установочным входам второго счетчика, выход первого триггера через дополнительный формирователь одиночных импульсов подключен к объединенным счетному входу второго триггера и второму входу элемента ИЛИ, выход которого подключен к установочному входу первого счег1|ика, счетный вхол, первого тригге ра подключен к выходу блока сравнени  кодов, к первой и второй группам информационных входов вторс о мультиплексора подключены соотвеiственно перва  и втора  группы выходом регист ра сдвига, выходы второго мультиплексора подключены к второй группе входов блока сравнени  кодов, вход Фор- миоовател  одиночных импульсов  вл етс  командным входом устройства, вто рой вход дополнительного форммроватепп одиночных импульсов подключек к зюро му входу формировател  cvirH-H/ior управлени  ,

Claims (1)

1. Формула изобретения

   Устройство коррекции шкалы времени, содержащее последовательно соединенные генератор, фазосдвигающий блок, делитель частоты и первый мультиплексор, последовательно соединенные первый элемент совпадения, первый счетчик, 25 блок сравнения кодов, второй элемент совпадения и формирователь сигналов управления, формирователь одиночных импульсов, элемент ИЛИ. последовательно соединенные преобразователь i<o-j_n да коррекции, второй счетчик и дешифратор, а также регистр сдвига, к первому и второму входам которого подключены соответственно первый выход преобразователя кода коррекции и второй выход преобразователя кода коррекции, объединенный со счетным входом второго счетчика , выход младшего разряда регистра сдвига подключен к первому управляющему входу фазосдвигающего блока, к второму управляющему входу которого подключены объединенные пер вый вход первого элемента совпадения и выход формирователя сигналов управ ления, к второму входу которого под ключены объединенные второй вход первого элемента совпадения и выход первого мультиплексора, к второму информационному входу которого подключен выход фазосдвигающего блока, выход де шифратора подключен к второму входу второго элемента совпадения, вход преобразователя кода коррекции является кодовым входом устройства, отличающееся тем, что, с целью повышения точности коррекции шкалы времени, введены первый и второй триггеры, дополнительный формирователь одиночных импульсов и второй мультиплексор, к управляющему входу которого подключены объединенные выход второго триггера и третий информационный вход первого мультиплексора, выход формирователя одиночных импульсов подключен к объединенным первому входу элемента ИЛИ, установочным входам первого и второго триггеров и установочным входам второго счетчика, выход первого триггера через дополнительный формирователь одиночных импульсов подключен к объединенным счетному входу второго триггера и второму входу элемента ИЛИ, выход которого подключен к установочному входу первого счетчика, счетный вход первого тригге ра подключен к выходу блока сравнения кодов, к первой и второй группам информационных входов втс-pc'O мультиплексора подключены соотвеίственно первая и вторая группы выходом регистра сдвига, выходы второго мультиплексора подключены к второй группе входов блока сравнения кодов, вход Формирователя одиночных импульсов является командным входом устройства, вто рой вход дополнительного формирователя одиночных импульсов подключен к второму входу формирователя сигналов управления .