SU1411756A1

SU1411756A1 - Устройство адресации пам ти

Info

Publication number: SU1411756A1
Application number: SU874179030A
Authority: SU
Inventors: Александр Никонович Доколин; Ирина Юрьевна Втюрина
Original assignee: Предприятие П/Я М-5687
Priority date: 1987-01-07
Filing date: 1987-01-07
Publication date: 1988-07-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано при расширении пам ти вычислительных систем. Целью изобретени вл етс расширение функциональных возможностей устройства за счет автоматического поиска информации о распределении пам ти и независимой адресации пам ти всеми абонентами. В устройство, содержащее микропроцессор 1, блок 2 пр мого доступа к пам ти,, адресную 3 и информационную 4 магистрали, мультиплексор 6, дешифратор 7 и блок 8 преобразовани адреса, введен шифратор 5 номера абонента. В качестве абонента может выступать микропроцессор 1 или любой независимо программируемый канал блока 2 пр мого доступа к пам ти. Шифратор 5 преобразует код наличи активного абонента в бинарный код адреса области блока 8, соответствующей это- с му абоненту. 3 ил. (Л

Description

1

СП

О)

%г./

Изобретение относитс к вычислительной технике и может быть использовано при расширении пам ти вычислительных систем.

Цель изобретени - расширение функциональных возможностей устройства за счет автоматического поиска информации о распределении пам ти и независимой адресации пам ти всеми абонентами.

На фиг.1 приведена функциональна схема, устройства адресации пам ти; на фиг,2 и 3 - распределение адресных и информационных линий св зи устройства адресации пам ти

Устройство содержит микропроцессор 15 блок 2 пр мого доступа к пам ти , адресную 3 и информационную 4 ма- гистрали5 шифратор 5 номера абонента5 мультиплексор 6, дешифратор 7 и блок 8 преобразовани адреса.

Устройство работает следующим образом ,

В резкиме программировани микропроцессор 1 заносит во внутренние регистры блока 2 пр мого доступа к пам ти индивидуальную дл каждого из каналов этого блока информаи ию, Эта информаци определ ет начальнь й ап- рес-з по которому осуществл етс п.е ресылка данных, объем пересылаемого массива данных (количество циклов пе ресьшки)J режим работы и уровень приоритета канала. Благодар индивидуальной программной настройке каналов блока 2 пр мого доступа к пам ти каж- дьш из этих каналов вл етс самосто тельным абонентом и может претендовать на независимое распределение пам ти,

Запись данных с входов ,,.,., Dy. во внутренние регистры блока 2 пр мого доступа к пам ти (фиг,2) осу- ш;ествл етс по стробу записи, посту- паюш,ему на вход записи этого блока, при наличии активного уровн сигнала DC на входе CS Адресg который поступает на входы A(j3 А 5 , о, s ./ блока 2 пр мого доступа к пам ти, не требует преобразовани и вл етс физическим адресом внутренних регистров блок а,

Согласно изобретению блок 8 преобразовани адреса осуществл ет хранение индивидуальной дл кажд,ого из абонентов (микропроцессора 1 или каналов блока 2 пр мого доступа к пам ти ) информации о распределении пам

117562

ти, Изменение этой информации может осуществл ть микропроцессор 1 в режиме программировани , В этом режиме

все чейки блока 8 преобразовани адреса рассматриваютс как порты вывода .

Запись данных с входов Dg,D,,,,, Dg в чейки (порты вывода) блока ,8

10 преобразовани адреса (фиг,3) осуществл етс .по адресам, определ емым кодом на входах AQ, А,,,,,А, при наличии сигнала активного уровн ВС„ на входе, В режиме программировани

15 код адреса на входах А, А,...,Ау блока 8 вл етс физическим„

Условием возникновени активного уровн сигнала DC-2 на выходе элемента 2И дешифратора 7 вл етс наличие

20 строба записи на первом входе этого элемента и сигнала активного уровн , поступающего с выхода 1 дешифратора кода DC дешифратора 7, на втором его входе, Активный сигнал на выходе 1

25 дешифратора кода DC дешифратора 7 по вл етс в случае, если на входах 1,2,,,,,W этого дешифратора присутствует код адреса дл выборки блока 8 преобразовани ад,реса, а на входе

30 EN-активный уровень сигнала разрешени , поступаюшего с выхода блока 2 пр мого доступа к пам ти. Сигнал разрешени вл етс активным в режиме программировани и приобретает пас35 сивный уровень при активизации любого канала блока 2 пр мого доступа к пам ти .

При наличии активного уровн сигнала DC -на входе А мультиплексора 6

40 (фиг.З) последний ориентирован на передачу кода адреса чейки (порта вьгоода) блока 8 преобразовани адреса с входов 1.0, 1 о 1J ..,,1,V на выходы О,I,...,V.

45 Шина 3 адреса вл етс общей дл микропроцессора 1 и блока 2 пр мого доступа к пам ти, который содержит N каналов. По этой-шине в режиме пересылки данных осзществл етс переда20 ча логического адреса пам ти устройства обработки данных. Независимость адресации пам ти устройства обработки данных в этом режиме достигаетс благодар тому, что каждый и:з або55 нентов (микропроцессор 1 ил1. каналы блока 2 пр мого доступа к пам ти) при формировании физического адреса пам ти устройства обработки данных обра- . щаетс к собственньП област м пам ти

3

блока 8 преобразовани адреса, в которых хранитс информаци .о распределении пам ти, индивидуальна дл каждого из этих абонентов.

Микропроцессор 1 и блок 2 пр мого доступа к пам ти могут взаимодействовать между собой по принципу захвата управлени , каналы пр мого доступа к пам ти блока 2 пр мого дост ша к пам ти конкурируют между собой согласно присвоенным уровн м приоритета.

Согласно изобретению опознание активизирующегос абонента и выбор соответствующей ему области блока 8 преобразовани адреса осуществл етс с помощью шифратора 5 номера абонента , В1ифратор 5 номера абонента осуществл ет преобразование N-разр дно- го кода, отражающего наличие активно го абонента, в.М-разр дный код (бинарный ) адреса области блока В преобразовани адреса, принадлежащей этому абоненту. Например, при наличии в устройстве обработки данных дес ти абонентов (одним из которых вл етс микропроцессор) функции шифратора выполн ет преобразователь дес тичного кода в дес тичный бинарный код. Такой преобразователь реали зует систему функций

. -(fo AKo-f-AK2+AK +AK +AKg|

АК, ч-АК +АКу+АК }

Ф -АКз+АК +АК5+АК ; (1)

Фз АКт -АКа/

где .,.jAK. - входные сигналы преобразовател ;

о 1 у выходные сигналы преобразо вател .

По вление сигнала активного уровн на одном из входов 0,J1,.,.,N шифратора 5j однозначно идентифицирующего номер активного канала блока 2 пр мого доступа к пам ти, вызывает по вление на выходах О,1,.,.,М шифратора кода адресаэ который определ ет область блока 8 преобразовани адреса, соответствующую этому каналу Пассивные уровни сигналов на входах О,l5,..,N шифратора 5 означают, что активным, вл етс микропроцессор 1 .

В режиме пересылки данных уровень сигнала DC;, формируемого дешифрато- ром 7, вл етс пассивным. Причиной по влени пассивного уровн на выход элемента 2И дешифратора 7 вл етс

4

,

О

5 0 5 0

5

0

5

0

наличие сигналов пассивного уровн на входе (входах) этого элемента. Пассивный уровень сигнала на первом входе элемента 2И обусловлен тем, что строб записи в порт вывода при активизации микропроцессора 1 не формируетс . Причиной пассивного сигнала на втором входе элемента 2И вл етс запрет дешифрации кода адреса дл выборки блока 8 преобразовани адреса дешифратором кода дешифратора 7, что вл етс следствием по влени сигнала пассивного уровн на входе разрешени этого дешифратора при активизации любого из N каналов блока 2 пр мого доступа к пам ти.

Пассивный уровень сигнала DCi на. входе А ориентирует мультиплексор 6 на передачу кода адреса с входов 2,0, 2j, 1 ... ,2.М+Н на выходы 0,1,.,,V.

Пассивный уровень сигнала DC на входе чтени блока 8 преобразовани адреса разрешает считывание адресной информации на выходы D(,,D, . . . ,D Q этой пам ти по адресам, передаваемым с выходов О,1,.. .у .мультиплексора 6.

Согласно изобретению в режиме пересылки данных код адреса, передаваемый с входов 2.0 2.i,...S2„М+Н на выходы Ojl,.,.,V мультиплексора 6 и далее на входы Ад,А,.,.А блока 8 преобразовани адреса, состоит из двух частей; старша часть (разр ды кода адреса5 поступающего на входы 2.0, 2,1,...,2.М му.пьтиплексора 6) идентифицирует область пам ти блока 8 преобразовани адреса, соответствующую активному абоненту младша часть (разр ды кода адреса поступающего на входы 2,М+55 2,М+2,...,2.М+Н мультиплексора 6) соответствует старшим разр дам кода логического адреса AV,, ,Ау, о. . ,А v + n формируемого активными абонентами, и определ ет чейку пам ти в выбранной области пам ти блока 8 преобразовани адреса.

Таким образом, устройство обеспе чивает автоматический поиск информации о распределении пам ти и независимую адресацию пам ти устройства обработки данных всеми абонентами, использующими пред.пагаемое. ус тройство,

Claims

Формула изобретени

Устройство адресации пам ти, содержащее блок пр мого доступа к пам ™

514

ти, дешифратор, мультиплексор, блок преобразовани адреса, причем адресный вход устройства соединен с адресным входом-выходом блока пр мого доступа к пам ти, информационный вход- выход устройства соединен с информационным входом блока пр мого доступа к пам ти, информационный вход блока преобразовани адреса подключен к соответствующим разр дам информационного входа-выхода устройства, вход управлени записью устройства соединен с входом управлени записью блока пр мого доступа к пам ти и с входом стробировани первого канала дешифратора , информационный вход которогЬ соединен с соответствук цими разр дами адресного входа устройства, вход блокировки дешифратора соединен с выходом разрешени блока пр мого доступа к пам ти, вход выборки которого соединен с выходом нулевого канала дешифратора, выход первого канала которого соединен с входом запись-чтение блока преобразовани адреса и входом управлени мультиплексора.

MS щ лзл

АВ, №,

17566

первый информационный вход которого соединен с соответствующими разр дами адресного входа устройства, выg . ход мультиплексора соединен с адресным входом блока преобразовани адреса вьпсод которого вл етс выходом старших разр дов адреса устройства, выход младших разр дов адреса уст0 ройства соединен с соответствующими разр дами адресного входа устройства, отличающеес тем, что, с целью расширени функциональных возможностей за счет автоматического

15 поиска информации о распределении пам ти и независимой адресации пам ти всеми абонентами, в него введен шифратор номера абонента, выход которого соединен с первыми разр дами второго

0 информационного входа мультиплексора, остальные разр ды второго информационного входа которого соединены с со ответствующими разр дами адресного входа устройства, вход шифратора нс5 мера абонента соединен с выходом подтверждени активности блока пр мого . доступа к пам ти.

АЗ Ву

Г

Т|