SU1406718A1 - Frequency-phase detector - Google Patents
Frequency-phase detector Download PDFInfo
- Publication number
- SU1406718A1 SU1406718A1 SU864103674A SU4103674A SU1406718A1 SU 1406718 A1 SU1406718 A1 SU 1406718A1 SU 864103674 A SU864103674 A SU 864103674A SU 4103674 A SU4103674 A SU 4103674A SU 1406718 A1 SU1406718 A1 SU 1406718A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- flip
- output
- input
- flop
- frequency
- Prior art date
Links
Landscapes
- Measuring Phase Differences (AREA)
Abstract
Изобретение относитс к радиотехнике и автоматике и м. б. использовано в устр-ва.х автоматической подстройки частоты и фазы. Цель изобретени - повышение точности. Частотно-фазовый детектор содержит четыре D-триггера 1, 2, 3 и 4, элемент 5 ИСКЛЮЧАЮЩЕЕ ИЛИ, два диода 11 и 12 и интегрирующее звено 13. Цель достигаетс введением в устройство второго элемента 6 ИСКЛЮЧАЮЩЕЕ ИЛИ и четырех резисторов 7, 8, 9, 10. Введение указанных элементов позвол ет получить устройство, pea гирующее на фазовое рассогласование сиг- на. юв в случае равенства их частоты. В случае , если задержки импульсов по входу D-триггера 3 относительно сигнала по входу D-триггера 1 больше половины периода следовани импульсов, на выходе элемента 5 преобладают высокие уровни сигнала, а на выходе элемента 6 - низкле уровни, 3 ил..The invention relates to radio engineering and automation, and b. Used in the device .x automatic frequency and phase adjustment. The purpose of the invention is to improve accuracy. The frequency-phase detector contains four D-flip-flops 1, 2, 3, and 4, element 5 EXCLUSIVE OR, two diodes 11 and 12, and an integrating link 13. The goal is achieved by introducing into the device the second element 6 EXCLUSIVE OR and four resistors 7, 8, 9 10. The introduction of these elements makes it possible to obtain a device that pea guides the phase mismatch of the signal. SE in case of equality of their frequency. If the delay of pulses at the input of the D-flip-flop 3 relative to the signal at the input of the D-flip-flop 1 is more than half of the pulse following period, the output of element 5 is dominated by high signal levels, and at the output of element 6 - low levels, 3 or less.
Description
(Л(L
фи.е.1fi.e.1
4four
О 05About 05
ооoo
Изобретение относитс к радиотехнике и автоматике и может быть использовано в устройствах автоматической подстройки частоты и фазы.The invention relates to radio engineering and automation and can be used in devices for automatic adjustment of frequency and phase.
Цель изобретени - повышение точности.The purpose of the invention is to improve accuracy.
На фиг. 1 приведена принципиальна электрическа схема частотно-фазового детектора; на фиг. 2 и 3 - эпюры напр жений .FIG. 1 shows a circuit diagram of a frequency-phase detector; in fig. 2 and 3 - stress diagrams.
Частотно-фазовый детектор содержит четыре D-триггера I, 2, 3 и 4, первый и второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 5 и 6, четыре резистора 7, 8, 9 и 10, два диода 11 и 12 и интегрирующее звено 13.The frequency-phase detector contains four D-flip-flops I, 2, 3, and 4, the first and second elements EXCLUSIVE OR 5 and 6, four resistors 7, 8, 9, and 10, two diodes 11 and 12, and an integrator 13.
Частотно-фазовый детектор работает следующим образом.Frequency-phase detector works as follows.
На С-входы D-триггеров поступают импульсные последовательности двух сравниваемых частот, при этом периодически с разностной частотой возникают ситуации, когда между двум фронтами импульсов одной частоты проход т два фронта другой частоты. Эпюры напр жений дл случа , когда частота на входе D-триггера 1 выше другой на входе D-триггера 3, представлена на фиг. 2 а, б. Сигнал по входу D-триггера 3 переключает его регул рно (фиг. 2 г), а сигнал по входу D-триггера 1 - в момент попадани двух фронтов между двум фронтами по другому входу и оставл ет триггер 1 в предыдущем состо нии (фиг. 2 а). На выходах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 5 и 6 выдел ютс сигналы, приведенные на фиг. 2е и д соответственно. При этом на D-триггере 2 возникает ситуаци , когда фронту сигнала по С-входу соответствует низкий уровень сигнала по О-входу, D-триггер 2 устанавливаетс в состо ние логического «О, а следующим импульсом-он возвращаетс в исходное состо ние, и на ин- версно.м выходе D-триггера 2 формируютс положительные импульсы (фиг. 2 ж), следующие с разностной частотой и длительностью, равной периоду входного сигнала, поступающего на D-триггер 1 на выходе D-триггера 4 импульсы в этом режиме отсутствуют (фиг. 2 и).The C-inputs of D-flip-flops receive pulse sequences of two compared frequencies, while periodically with a difference frequency there are situations when two fronts of another frequency pass between two edges of pulses of one frequency. The voltage plots for the case when the frequency at the input of the D-flip-flop 1 is higher than the other at the input of the D-flip-flop 3 is shown in FIG. 2 a, b. The signal at the input of D-flip-flop 3 switches it regularly (Fig. 2g), and the signal at the input of D-flip-flop 1 — at the moment of two fronts between two fronts at the other input and leaves flip-flop 1 in the previous state (FIG. 2 a). At the outputs of the EXCLUSIVE OR elements 5 and 6, the signals shown in FIG. 2nd and d, respectively. In this case, on D-flip-flop 2, a situation arises when the signal front at the C-input corresponds to a low signal level at the O-input, D-flip-flop 2 is set to the logical state "O, and the next pulse returns to its initial state, and Inverse.m. the output of D-flip-flop 2 produces positive pulses (Fig. 2 g), which follow with a difference frequency and duration equal to the period of the input signal fed to D-flip-flop 1 at the output of D-flip-flop 4 (Fig. 2 and).
Импульсы с инверсного выхода D-триггера 2 поступают через первый диод 11 и резистор 9 на вход интегрирующего звена 13, на выходе которого формируетс положительный потенциал фиг. 2 к.The pulses from the inverse output of the D-flip-flop 2 are fed through the first diode 11 and the resistor 9 to the input of the integrator 13, at the output of which the positive potential of fig. 2 k.
В случае равенства частей (фиг. За, б) частотно-фазовый детектор переходит в режим сравнени фазы (фиг. Зв,г). На выходах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 5In case of equality of the parts (fig. Za, b), the frequency-phase detector switches to the phase comparison mode (fig. Sv, d). At the outputs of the elements EXCLUSIVE OR 5
00
5five
00
5five
00
5five
00
5five
и 6 формируютс сигналы (фиг. Зе,д), со- отнощение между высокими и низкими уровн ми которых пропорционально фазовому рассогласованию между входными сигналами . В случае, если задержка импульсов по входу D-триггера 3 относительно сигнала по входу D-триггера 1 больше половины периода сл€ довани импульсов, на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 5 преобладают высокие уровни сигнала, а на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 6 - низкие уровни. Эти сигналы через резисторы 7 и 8 поступают на входы интегратора, на выходе которого устанавливаетс положительный уровень (фиг. Зк). В этом режиме D-триггеры 2 и 4 наход тс в нулевом сос- тб нии (фиг. 3 ж, и).and 6, signals are formed (Fig. 3e, d), the ratio between the high and low levels of which is proportional to the phase mismatch between the input signals. If the delay of the pulses at the input of the D-flip-flop 3 relative to the signal at the input of the D-flip-flop 1 is more than half the pulse tracing period, the output of the EXCLUSIVE OR 5 element is dominated by high signal levels, and at the output of the EXCLUSIVE OR 6 element - low levels. These signals through the resistors 7 and 8 are fed to the inputs of the integrator, the output of which is set to a positive level (Fig. 3k). In this mode, D-triggers 2 and 4 are in zero computation (Fig. 3 g, i).
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864103674A SU1406718A1 (en) | 1986-08-14 | 1986-08-14 | Frequency-phase detector |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864103674A SU1406718A1 (en) | 1986-08-14 | 1986-08-14 | Frequency-phase detector |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1406718A1 true SU1406718A1 (en) | 1988-06-30 |
Family
ID=21251329
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU864103674A SU1406718A1 (en) | 1986-08-14 | 1986-08-14 | Frequency-phase detector |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1406718A1 (en) |
-
1986
- 1986-08-14 SU SU864103674A patent/SU1406718A1/en active
Non-Patent Citations (1)
Title |
---|
Патент C11JA № 4128811, кл. Н 03 D 13/00, 1978. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1406718A1 (en) | Frequency-phase detector | |
US4851784A (en) | Phase comparators | |
SU1424114A2 (en) | Pulsed frequency-phase detector | |
SU1040591A1 (en) | Frequency-phase discriminator | |
SU498723A1 (en) | Binary Pulse Width Modulator | |
SU1483594A1 (en) | Pulse frequency-phase detector | |
SU1469554A1 (en) | Digital frequency synthesizer | |
SU362403A1 (en) | DISCRIMINATOR OF ZERO BEATS | |
SU1228213A1 (en) | Amplitude disctriminator | |
SU1450052A1 (en) | Single- to three-phase voltage converter | |
JPS6310394B2 (en) | ||
SU995278A1 (en) | Controllable phase shifter | |
SU1059659A1 (en) | Digital frequency discriminator | |
SU1356193A1 (en) | Device for comparing two frequencies | |
SU790283A1 (en) | Code-to-pulse-width modulated voltage converter | |
SU1086545A1 (en) | Device for phase control of thyristor converter | |
SU1280404A1 (en) | Function generator | |
SU1499490A1 (en) | Pulse repetition rate divider with variable pulse duration | |
SU839067A1 (en) | Frequency divider with either integer countdown ratio | |
RU1817250C (en) | Phase-modulated signal demodulator | |
SU1741256A1 (en) | Device for automatic sensitivity control of receiver | |
SU1239831A1 (en) | Converter of one-phase sine signal to pulses | |
SU1571753A1 (en) | Pulse repetition period-voltage converter | |
SU1679407A1 (en) | Phase discriminator | |
SU1223329A1 (en) | Frequency multiplier |