SU1401452A1 - Сумматор по модулю три - Google Patents

Сумматор по модулю три Download PDF

Info

Publication number
SU1401452A1
SU1401452A1 SU864144092A SU4144092A SU1401452A1 SU 1401452 A1 SU1401452 A1 SU 1401452A1 SU 864144092 A SU864144092 A SU 864144092A SU 4144092 A SU4144092 A SU 4144092A SU 1401452 A1 SU1401452 A1 SU 1401452A1
Authority
SU
USSR - Soviet Union
Prior art keywords
elements
input
inputs
output
adder
Prior art date
Application number
SU864144092A
Other languages
English (en)
Inventor
Олег Николаевич Музыченко
Original Assignee
Войсковая часть 31303
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Войсковая часть 31303 filed Critical Войсковая часть 31303
Priority to SU864144092A priority Critical patent/SU1401452A1/ru
Application granted granted Critical
Publication of SU1401452A1 publication Critical patent/SU1401452A1/ru

Links

Landscapes

  • Error Detection And Correction (AREA)

Abstract

Изобретение относитс  к вычислительной .технике и может быть использовано при построении систем пере- дачи и переработки дискретной информации . Цель изобретени  - упрощение сумматора по модулю три. Сумматор по модулю три содержит элемент И 1, элемент РШИ 2, элемент И 3, элемент PfflH 4, элементы И 5-8, элементы 9,10, элементы И 11,12. На элементах И 1, ИЛИ 2 формируетс  унитарный код числа единиц на входах Ъ , а на эле- ментах И 3, ИЛИ 4 - унитарный код числа единиц на входах Ъ. Элементы И 5,6,11 и элемент ИЛИ 9 по двум унитарным кодам формируют младший разр д выходного кода, а элементы И 7,8 и 12 и элемент ИЛИ 10 по двум унитарным кодам - старший разр д выходного кода. 1 ил., 1 табл. (В

Description

р
О1
ю
Изобретение относитс  к вычислительной технике и может быть использовано при построении систем передачи и переработки дискретной информации .
Целью изобретени   вл етс  упрощение сумматора по модулю три.
На чертеже изображена схема сумматора по модулю три.
Сумматор по модулю три содержит элементы И 1, ШШ 2, И 3, ИЛИ 4, И 5-8, ИЛИ 9 и to,И 11,12 и НЕ 13-16.
Функционирование сумматора по
модухпо три иллюстрируетс  таблицей, в которой приведены выходные сйгИалы всех элементов схемы дл  всех значе- ,ний входных сигналов.

Claims (1)

  1. Формула изобретени 
    Сумматор по модулю три,.содержащий восемь элементов И, два элемента ИЛИ и четыре элемента НЕ, причем первый вход первого элемента И соединен с входом старшего разр да первого
    операнда сумматора, первый вход второго элемента И соединен с входом млад- шего разр да второго операнда сумматора , выход первого элемента И соеди-: ней с входом первого элемента НЕ, выход второго элемента НЕ соединен с первым входом третьего элемента И,
    второй вход которого соединен с выходом третьего элемента НЕ, вход которого подключен к выходу второго элемента И, первый вход четвертого элемента И соединен с выходом первого элемента И, первый и второй входы п того элемента И подключены соответственно к выходам первого и четвертого элементов НЕ, первый вход шестого элемента И соединен с выходом второго элемента И, первый и второй входы седьмого элемента И соединены соответственно с выходами второго элемента И и первого элемента НЕ, первый и второй входы восьмого элемента И соединены соответственно с выходами первого элемента И и третьего элемента НЕ, выходы третьего, четвертого и седьмого элементов И соединены с вхо- дами первого элемента ИЛИ, выход которого  вл етс  выходом младшего разр да сумматора, выходы п того, шестого и восьмого элементов И соединены с входами второго элемента ИЛИ,
    выход которого  вл етс  выходом стар- шнго разр да сумматора, о т ч а ю- щ и и с   , тем, что, с целью упрощени , он содержит третий и четвертый элементы ИЛИ, причем входы третьего элемента ИЛИ соединены с входами старших разр дов первого и второго операндов сумматора, а выход подключен к третьим входам п того и седьмого элементов И и входу второго элемента НЕ, выход которого соединен с вторым входом шестого элемента И, входы четвертого элемента ИЛИ соединены с входами младших азр дов первого и второго операндов сумматора, а выход подключен к третьим входам третьего и восьмого элементов И и входу четвертого элемента НЕ, выход которого соединен с вторым входом четвертого элемента И, вторые входы первого и второго элементов И соединены соответственно с входом старшего разр да второго операнда и с входом младшего разр да первого операнда сумматора.
SU864144092A 1986-11-04 1986-11-04 Сумматор по модулю три SU1401452A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU864144092A SU1401452A1 (ru) 1986-11-04 1986-11-04 Сумматор по модулю три

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU864144092A SU1401452A1 (ru) 1986-11-04 1986-11-04 Сумматор по модулю три

Publications (1)

Publication Number Publication Date
SU1401452A1 true SU1401452A1 (ru) 1988-06-07

Family

ID=21266354

Family Applications (1)

Application Number Title Priority Date Filing Date
SU864144092A SU1401452A1 (ru) 1986-11-04 1986-11-04 Сумматор по модулю три

Country Status (1)

Country Link
SU (1) SU1401452A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Сидоров A.M. Методы контрол электронных цифровых машин. М.:Совет- ское радио, 1966, с. 113,рис. 4-14., Патент US № 4190893, кл. 364/746, опублик. 1980. I *

Similar Documents

Publication Publication Date Title
SU1401452A1 (ru) Сумматор по модулю три
SU1432503A2 (ru) Сумматор по модулю три
US4411009A (en) Digital dual half word or single word position scaler
RU2037269C1 (ru) Преобразователь четырехразрядного кода грея в двоично-десятичный код
SU1397898A1 (ru) Арифметико-логический модуль
SU1667054A1 (ru) Сумматор-умножитель по модулю три
EP0282969A3 (en) Computer system having byte sequence conversion mechanism
SU424142A1 (ru) Устройство сравнения двух чисел в цифровом коде
SU1437927A1 (ru) Многоустойчивый триггер
SU682907A2 (ru) Частотно-импульсное множительно- делительное устройство
SU1658142A1 (ru) Сумматор по модулю п ть
SU1401449A1 (ru) Коммутационна сеть
SU1019447A1 (ru) Двоично-дес тичный кодочастотный перемножитель
RU2037268C1 (ru) Преобразователь двоично-десятичного кода 8-4-2-1 в код 5-4-2-1
SU1198511A1 (ru) Устройство дл суммировани двоичных чисел
RU2143722C1 (ru) Устройство для умножения по модулю семь
RU2149442C1 (ru) Устройство для умножения по модулю семь
SU1584107A2 (ru) Преобразователь кодов
SU1267406A1 (ru) Устройство дл сложени чисел
GB1528954A (en) Digital attenuator
SU1273918A1 (ru) Устройство дл сложени - вычитани
SU1264166A1 (ru) Комбинационный двоичный сумматор-вычитатель
SU1683014A1 (ru) Устройство дл возведени чисел в степень по модулю три
SU1172019A1 (ru) Четырехразр дный преобразователь двоичного кода в двоично-дес тичный
SU686146A1 (ru) Многофункциональный логический элемент