SU1363476A1 - Преобразователь кода - Google Patents

Преобразователь кода Download PDF

Info

Publication number
SU1363476A1
SU1363476A1 SU864034031A SU4034031A SU1363476A1 SU 1363476 A1 SU1363476 A1 SU 1363476A1 SU 864034031 A SU864034031 A SU 864034031A SU 4034031 A SU4034031 A SU 4034031A SU 1363476 A1 SU1363476 A1 SU 1363476A1
Authority
SU
USSR - Soviet Union
Prior art keywords
output
input
inputs
converter
trigger
Prior art date
Application number
SU864034031A
Other languages
English (en)
Inventor
Андрей Григорьевич Исаев
Игорь Владимирович Келтуяла
Original Assignee
Предприятие П/Я В-2962
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я В-2962 filed Critical Предприятие П/Я В-2962
Priority to SU864034031A priority Critical patent/SU1363476A1/ru
Application granted granted Critical
Publication of SU1363476A1 publication Critical patent/SU1363476A1/ru

Links

Landscapes

  • Dc Digital Transmission (AREA)

Abstract

Изобретение относитс  к вычислительной технике. Его использование в аппаратуре передачи данных позвол ет повысить быстродействие преобразовател  кода,который содержит элемент 1 задержки и триггеры 2-4. Введение элемента 5 ИСКШОЧАЮиЩЕ ИЛИ и соответствующие соединени  обеспечивают выигрыш по быстродействию более чем в два раза. 3 ил. US. 1

Description

Изобретение относитс  к вычислительной технике и может быть использовано в аппаратуре передачи данных
Цель изобретени  - повышение быс родействи  преобразовател .
На фиг.1 и 2 представлен преобразователь кода, примеры исполнени  на фиг.З - временные диаграммы его работы.
Преобразователь кода содержит элемент 1 задержки, первый - третий триггеры 2-4 и элемент ИС1ШЮЧАЮЩЕЕ ИЛИ 5. На фиг. и 2 обозначены вход 6 и первьм 7 и второй 8 выходы.
Первый 2 и второй 3 триггеры тактируютс  по противоположным фронтам R-вход первого триггера 2 - инверсный .
В преобразователе по фиг.1 первыми входами триггеров 2 и 3  вл ютс  их установочные входы, вторыми и третьими входами - соответственно их С-входы и D-входы. В преобразователе по фиг.2 первыми входами этих триггеров также  вл ютс  их установочные входы (те же, что и на фиг.1), а вторыми и третьими - соответственно О-входы и С-входы. Первым и вторым входами триггера 4 в обоих преобразовател х  вл ютс  соответственно их R- и S-входы.
Преобразователь кода работает следующим образом.
Входные данные (фиг.За), с одер- жащие логическую информацию (фиг.Зб задерживаютс  элементом I задерндси по его первому выходу на врем , большее половины, но меньшее целого тактового интервала (фиг.Зв). В триггере 2 полученньш сигнал тактируетс  инвертированным входным сигналом и устанавливает по заднему фронту входного сигнала (фиг.За) на выходе триггера 2 высокий уровень при наличии в задержанном сигнале (фиг.Зв) высокого уровн  (фиг.Зг). В триггере 3 задержанный сигнал (фиг.Зв) тактируетс  входным сигналом и устанавливает по переднему фронту входного сигнала fфиг.Зв} на инверсном выходе триггера 3 высокий уровень при наличии в задержанном сигнале (фиг.Зв) низкого уровн  (фиг.Зд). Триггер 4 устанавливает на своем выходе высокий уровень при наличии высокого уровн  на S-входе и низкий уровень при наличии высокого уровн  на R-выходе,
и на его выходе возникают данные в коде без возврата к нулю, задержанные относительно входных данных на
р. Г/2 тактового интервала плюс врем  задержки в триггерах 2 и 4 или 3 и 4 (фиг.Зе).
Элемент 1 задержки в преобразова теле по фиг.1 задерживает данные на
0 своем втором выходе относительно входньсх данных на врем , меньшее тактового интервала плюс врем  задержки в двух триггерах и большее времени задержки в двух триггерах.
5 Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 5 суммирует по модулю два сигналы на своих входах, и на его выходе возникают тактовые импульсы (фиг.Зж). Эти импульсы все имеют длительность, рав0 ную 1/2 тактового интервала, если задержка данных на втором выходе элемента 1 адержки составл ет 1/2 тактового интервала плюс врем  задержки в двух триггерах.
5 Элемент 1 задержки в преобразователе по фиг.2 выбираетс  таким, чтобы задержка по его второму выходу была больше, чем 1/2 тактового интервала плюс задержка в двух триг0 герах минус задержка по первому выходу этого элемента меньше, чем тактовый интервал плюс задержка . в двух триггерах минус задержка по его первому выходу. При этом /в
5 триггере 2 (фиг.2) входные сигналы (фиг.За) тактируютс  задержанными данными (фиг.Зв) и устанавливают по переднему фронту задержанных данных на выходе триггера 2 высокий уро- 0 вень, когда во входных данных высокий уровень (фиг.Зз). В триггере 3 входные данные (фиг.За) тактируютс  проинвертированными задержанными данными и устанавливают по заднему
5 фронту задержанных данных н инверсном выходе триггера 3 высокий уровень при наличии во входных данных низкого уровн  (фиг.Зи). Остальные преобразовани  происход т так
0 же, как в устройстве по фиг.1. Сигнал на выходе преобразовател  по фиг.2 представлен на фиг.Зк.
Дл  нормальной работы преобразовател  по фиг,2 необходимо, чтобы
5 D-триггер срабатьшал по фронту сиг- . нала на С-входё после того, как установилось его состо ние по S- или R-входу. Если данное условие не выполн етс  дл  примен емых триггеров,
то этого можно достичь, подключа  к С-входам элемент задержки с временем задержки, равным времени открыти  по S- или R-входу.
Кроме того, врем  преобразовани , как видно из сравнени  диаграмм на фиг.2 3,к у преобразовател  по фиг.2 несколько меньше, чем у преобразовател  по фиг.1, и зависит от времени задержки по первому выходу элемента 1 задержки.
Преобразователь по фиг.1 более помехоустойчив к сдвигам сигналов на S- и R-входах триггеров 2 и 3 относительно сигналов на С-входах этих триггеров по сравнению с устройством по фиг.2, так как в преобразователе по фиг.1 триггеры 2 и 3 открываютс  по S- и R-входам примерно за 1/4 тактового интервала до прихода на С-входы следующих переходов уровней сигналов. Поэтому при сдвигах из-за помех сигналов на S- и R-входах относительно сигналов на С-входах до 1/4 тактового интервала происходит правильное преобразование кода.
Преобразователь по фиг.2 характеризуетс  большим быстродействием так как имеет меньшее врем  преобразовани  кода 1/4 тактового интервала плюс задержки в триггерах против 1/2 тактового интервала плюс задержки в триггерах в устройстве по фиг,1. Кроме того, в преобразователе по фиг.2 длительность сигналов на S- и R-входах третьего триггера
63476
4 (Hai-tMBHee быстродействующ1гх его входах составл ет тактовый интервал против 3/4 тактового интервала в устройстве по фиг.1,. что превышает максимальное быстродействие преобразовател  по фиг.2, при использовании триггеров с низким быстродействием по S- и R-входам.

Claims (1)

  1. Формула изобретени 
    Преобразователь кода, содержаш;ий элемент задержки, первый выход которого соединен с первыми входами первого и второго триггеров, второй вход первого триггера  вл етс  вхо дом преобразовател , инверсный выход второго триггера соединен с первым
    входом третьего триггера, пр мой выход которого  вл етс  первым выходом преобразовател , отличающийс  тем, что, с целью повьше- ни  быстродействи , в него введен
    элемент ИСКЛЮЧАЩЕЕ ИЛИ, второй вход второго триггера и вход элемента задержки объединены и подключены к входу преобразовател , третьи входы первого и второго триггеров объединены и подключены к первому выходу элемента задержки, второй выход которого соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, пр мой выход первого триггера соединен с вторым
    входом третьего триггера, инверсный выход которого подключен к второму входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого  вл етс  вторым выходом преобразовател .
    Фа.2.
    а .5
    фиг.З
    LJ-TT
SU864034031A 1986-03-07 1986-03-07 Преобразователь кода SU1363476A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU864034031A SU1363476A1 (ru) 1986-03-07 1986-03-07 Преобразователь кода

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU864034031A SU1363476A1 (ru) 1986-03-07 1986-03-07 Преобразователь кода

Publications (1)

Publication Number Publication Date
SU1363476A1 true SU1363476A1 (ru) 1987-12-30

Family

ID=21225276

Family Applications (1)

Application Number Title Priority Date Filing Date
SU864034031A SU1363476A1 (ru) 1986-03-07 1986-03-07 Преобразователь кода

Country Status (1)

Country Link
SU (1) SU1363476A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Электроника, 1982, т.55, № 12, с.76-77. Патент CIJ1A № 4292626, кл. Н 03 К 13/24, опублик. l98lT Авторское свидетельство СССР ,№1236615, кл. Н 03 М 5/12, 1984. *

Similar Documents

Publication Publication Date Title
GB1494155A (en) Signal processing circuit
US6023199A (en) Pulse width modulation circuit and method
SU1363476A1 (ru) Преобразователь кода
KR960006292A (ko) 주파수위상비교기
US5524037A (en) Circuit configuration for generating even-numbered duty factors
US5012127A (en) Synchronizer circuit with asynchronous clearing
SU1695389A1 (ru) Устройство дл сдвига импульсов
JPS54100651A (en) Pulse-width/pusle-period converter circuit
SU1170600A1 (ru) Устройство дл временного разделени двух импульсных сигналов
SU1083232A1 (ru) Устройство дл приема импульсов
JPH0332115Y2 (ru)
SU1365108A1 (ru) Устройство дл приема информации
SU1511853A1 (ru) Преобразователь серии импульсов в пр моугольный импульс
JPH0648431Y2 (ja) トリガ回路
SU1195450A2 (ru) Преобразователь кода
SU1624532A1 (ru) Д-триггер
JPS6057736B2 (ja) A−d変換器
SU1517136A1 (ru) Преобразователь последовательного кода в параллельный
SU1202041A1 (ru) Устройство защиты от дребезга
SU684710A1 (ru) Фазоимпульсный преобразователь
SU1441402A1 (ru) Устройство дл мажоритарного выбора сигналов
SU1050102A1 (ru) Формирователь импульсов
SU1495997A1 (ru) Преобразователь кода в период повторени импульсов
SU1533001A1 (ru) Делитель частоты
SU1221726A1 (ru) Устройство дл задержки импульсов