SU1363457A1

SU1363457A1 - Синтезатор частот

Info

Publication number: SU1363457A1
Application number: SU853897375A
Authority: SU
Inventors: Геннадий Николаевич Прохладин; Михаил Яковлевич Осетров
Original assignee: Предприятие П/Я М-5068
Priority date: 1985-05-20
Filing date: 1985-05-20
Publication date: 1987-12-30

Abstract

Изобретение относитс к радиотехнике и обеспечивает расширение динамического диапазона и повьппение линейности детектировани . Выбором -величины резистора 3 достигаетс такое положение, когда на входном конденсаторе (к) 2 возникает напр жение, равное величине изменени напр жени на К 8, чем определ етс стабильность угла отсечки входного напр жени в базоэммитерном переходе транзистора 1 при измерении уровн ВЧ-сигнала,. и тем самым обеспечиваетс расширение динамич. диапазона и повышение линейности детектировани . 1 ил. сл со О) со 4 СЛ

Description

Изобретение относитс к радиотехнике и может быть использовано в приемо-передающей аппаратуре и в контрольно-измерительных устройствах.

Цель изобретени - повьппение быстродействи синтезатора частот.

На чертеже представлена структурна электрическа схема синтезатора частот.

Синтезатор частот содержит управл емый генератор 1, смеситель 2, делитель 3 частоты с переменным коэффициентом дел ени (ДПКД), коммутатор

4,импульсно-фазовый детектор (ИФД)

5,фильтр 6 нижних частот, генератор опорной частоты 7, умножитель 8 частоты , делитель 9 частоты с фиксированным коэффициентом делени (ДФКД), инвертор 10, формирователь 11 одиноч- ного импульса, регистр 12 сдвига,цифровой частотно-фазовый детектор (ЦЧФД 13, цифровой интегратор 14, цифроана- логовый преобразователь (ЦАП) 15,анализатор 16 кода, первьй 17, второй 18 и третий 19 элементы И, JK-триггер

20, с гетчик 21 и D-триггер 22. При этом ЦЧФД 13 содержит регистр 23 кода частоты и второй счетчик 24, а цифровой интегратор 14 состоит из сумматора 25 кодов и регистра 26 пам ти.

Синтезатор частот работает следующим образом.

В определенный момент времени на выходе управл емого генератора 1 имеетс некотора частота, котора преобразуетс в смесителе 2 и поступает на вход ДПКД 3. Эти элементы совместно с коммутатором 4, ИФД 5 и фильтром 6 образуют кольцо фазовой автоподстройки частоты. С выхода ДПКД3 сигнал через формирователь 11 поступает на вход регистра 12 сдвига, который вл етс синхронизатором дл цепи автопоиска, состо щей из ЦЧФД 13,цифрового интегратора 14 и ЦАП 15. На выходах регистра 12 сдвига получаютс импульсные последовательности, которые определ ют врем установки кода с выхода регистра 23 кода во втором счетчике 24 ЦЧФД 13, а также врем начала и конца счета импульсов вторым счетчиком 24, запись информации в регистр 26 пам ти цифрового интег- ратора 14 и переключают D-триггер22. Значение кода М, поступающего на установочные вход ы второго счетчика 24, определ етс из соотношени

-С,- (t,-tp,.F

on

(Vt)

где - коэффициент делени ДПКД 3,

частота генератора 7 опорной частоты; длительность импульса формировател 11 ; задержка между импульсами с первого и второго выходов регистра 12 сдвига.

С момента t, до t производитс установка кода второго счетчика 24, с момента t - счет импульсов с генератора 7 опорной частоты до момента tj - останова счетчика 24. Если в момент останова счета на выходе второго счетчика 24 значение кода не будет равно нулю, то на вход первого элемента И 17 поступает разрешающий уровень, при наличии которого коммутатор 4, выполненный, например, в виде мультиплексора, соедин ет вхо ИФД 5 с выходом инвертора 10. Значение кода на выходе реверсивного счетчика суммируетс в сумматоре 25 цифрового интегратора 14 со значением кода на выходе регистра 26 пам ти, и в момент t по сигналу с выхода первого элемента И 17 полученна сумма записываетс в регистр 26.Внов полученное значение кода с выхода цифрового интегратора 14 измен ет напр жение на выходе ЦАП 15, в результате чего измен етс частота на выходе управл емого генератора 1. Характеристика изменени частоты построена так, что код сигнала ошибки на выходе ЦЧФД 13 при этом приближаетс к нулевому значению. При этом на второй вход ИФД 5 поступает частота с выхода ДФКД 9, но сдвинута инвертором 10 на 180°. Это обеспечивает посто нное напр жение на выходе фильтра 6. Процесс изменени

частоты управл емого генератора 1 продолжаетс до тех пор, пока на выходе второго счетчика 24 не установитс нулевой код. Тогда на инверс ном выходе D-триггера 22 по вл етс сигнал, который запрещает прохождение импульса записи через первый элемент И 17, и коммутатор 4 соедин ет первый вход ИФД 5 с выходом ДПКД 3. При этом на выходе ЦАП 15 устанавливаетс посто нный код,коль3136345

цо фазовой автоподстройки включаетс и в синтезаторе частот устанавливаетс режим фазовой синхронизации.

Если синтезатор частот выйдет из g режима фазовой синхронизации, то вновь код на выходе ЦЧФД 13 будет отличен от нул и на вход второго элемента И 18 через анализатор кода 16 поступает сигнал логической еди-- 10 ницы. Если в этот момент на второй вход второго элемента И 18 поступает уровень логического нул , то D- триггер 22 по сигналу с регистра 12 сдвига переключаетс в единичное состо ние. В таком же состо нии наодитс и JK-триггер 20, при этом заканчиваетс сигнал установки в нуль счетчика 21 и на входе третьего элемента И 19 устанавливаетс разрешающий уровень. Счетчик 21 начинает счет импульсов с генератора 7 опорной частоты, пока на его выоде не по витс сигнал логической единицы, который обнул ет JK-триг- гер 20. При этом D-триггер 22 по сигналу с регистра 12 сдвига устанавливаетс в нулевое состо ние и на установочном входе счетчика 21 по вл етс сигнал установки нул . После того, как с инверсного выхода -триггера 22 на второй вход первого элемента И 17 поступает разрешающий потенциал, включаетс цепь автопоиска , а коммутатор 4 соедин ет вход ИФД 5 с входом инвертора 10. Еси на выходе ЦЧФД 13 значение кода

соответствует нулевому, то на выхое второго элемента И 18 будет уровень логической единицы. При помощи сигнала с соответствующего выхода регистра 12 сдвига переключаетс D- триггер 22, который дает запрет дл первого элемента И 17, и коммутатор 4 подключает вход ИФД 5 к входу ДПКД 3. В этот момент начинаетс переходный процесс установлени фазы колебаний управл емого генератора 1. Даее переключаетс JK-триггер 20, который блокирует второй элемент И 18 и разрешает счет импульсов счетчиком 21.

Блокировка держитс до тех пор, пока на выходе счетчика 21 не по вит-

с логическа единица, котора уста- 3-входом ЭК-триггера, тактовый вход

навливает ЗК-триггер 20 в нулевое состо ние. Таким образом, если даже на выходе ЦЧФД 13 значение кода отлично от нул , что возможно при пё5которого объединен с первым входом третьего элемента И, с тактовым входом регистра сдвига, с первым входом формировател одиночного импульса и

реходном процессе, второй элемент И 18 не измен ет своего состо ни , а следовательно, цепь автопоиска не включаетс повторно. Это обеспечивает устойчивость работы синтезатора частот в режиме переходного процесса вследствие чего уменьшаетс врем вхождени в синхронизм. Врем блокировки определ етс из расчета времени переходного процесса установлени фазы.

Claims

Формула изобретени

0

5

0

5

0

Синтезатор частот, содержащий соединенные в кольцо управл емый генератор , смеситель, делитель частоты с переменным коэффициентом делени ,коммутатор , импульсно-фазовый детектор и фильтр нижних частот, последовательно соединенные генератор опорной частоты и умножитель частоты, выход которого подключен к другому входу смесител , последовательно соединенные цифровой частотно-фазовый детектор и цифровой интегратор, а также цифроаналоговый преобразователь, выход которого подключен к управл ющему входу управл емого генератора,анализатор кода, вход которого соединен с выходом цифрового частотно-фазового детектора, первый вход которого подключен к выходу генератора опорg ной частоты, ЛК-триггер, D-триггер и счетчик, отличающийс тем, что, с целью повышени быстродействи , в него введены последовательно соединенные делитель частоты

0 с фиксированным коэффициентом делени и инвертор, последовательно соединенные формирователь одиночного импульса, регистр сдвига и первый элемент И, а также второй элемент И и третий элемент И, при этом выход первого элемента И соединен с тактовым входом цифрового интегратора, выход которого подключен к входу циф- роаналогового преобразовател , второй вход первого элемента И объединен с установочным входом счетчика и с управл ющим входом коммутатора и подключен к инверсному выходу D-триггера , пр мой выход которого соединен с

3-входом ЭК-триггера, тактовый вход

5которого объединен с первым входом третьего элемента И, с тактовым входом регистра сдвига, с первым входом формировател одиночного импульса и

1

с входом делител частоты с фиксированным коэффициентом делени и подключен к выходу генератора опорной частоты, второй вход формировател одиночно1 о импульса соединен с выходом делител частоты с переменным ко эффициентом делени , второй, третий и четвертый выходы регистра сдвига соединены соответственно с вторым входом цифрового частотно-фазового детектора, с управл ющим входом цифрового частотно-фазового детектора, с тактовым входом D-триггера, первый и второй входы и выход второго эле63457

мента И подключены соответственно к выходу анализатора кода, к инверсному выходу JK-триггера и к D-входу D- g триггера, второй вход и выход третьего элемента И соединены соответственно с пр мым выходом ЗК-триггера и с тактовым входом счетчика, выход которого подключен к установочному 10 входу JK-триггера, выход делител частоты с фиксированным коэффициентом делени соединен с вторым входом импульсно-фазового детектора, а выход инвертора подключен к второму 15 входу коммутатора.