JP2885287B2 - 周波数シンセサイザ - Google Patents

周波数シンセサイザ

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JP2885287B2 JP63189542A JP18954288A JP2885287B2 JP 2885287 B2 JP2885287 B2 JP 2885287B2 JP 63189542 A JP63189542 A JP 63189542A JP 18954288 A JP18954288 A JP 18954288A JP 2885287 B2 JP2885287 B2 JP 2885287B2
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    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S331/00Oscillators
    • Y10S331/02Phase locked loop having lock indicating or detecting means

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、周波数が同調信号によつて制御されており
同調周波数信号を発生するようになつた発振器、基準周
波数信号を発生する手段、前記同調周波数と前記基準周
波数信号とを受信するようになつた位相検出器、入力に
前記位相検出器によつて生成された信号を受信し、出力
に前記同調信号を発生するようになつた位相固定ルー
プ、前記同調周波数信号と前記基準信号との間の位相差
に応じて許容度を表示する同調表示器、をすくなくとも
含む周波数シンセサイザに関するものである。
(従来の技術とその問題点) このような周波数シンセサイザとしては米国特許第44
73805号(RCA社)のものがある。同特許においては、前
記同調周波数信号は周波数分周の後において得られるよ
うになつており、また前記位相検出器が前記位相固定ル
ープ回路を含んでいる。
同調表示器は、位相固定がはずれた時に警報を発生す
るように設計されている。それは、1つの入力に、信号
のデユーテイサイクルの関数として遅延を制御する第1
の遅延器によつて遅延を与えられた前記基準信号を受信
し、もう一方の入力に前記同調周波数信号を受信するよ
うになつた排他的論理和ゲートを含んでいる。
前記排他的論理和ゲートの出力信号は第2の制御可能
な遅延器によつてシフトされた後にANDゲートへ与えら
れ、またこのゲートのもう一方の入力へも直接与えられ
ている。第2の制御可能な遅延器は、位相差についての
警報を発生する許容度の幅の選択を可能にする。
この同調表示器は、信号のデユーテイサイクル比に依
存するという欠点を有しており、そのためデユーテイサ
イクル及び動作周波数が変わる毎に、第1遅延を特別に
制御する必要が生ずる。
(本発明の目的) 本発明の目的は、受信される信号のデユーテイサイク
ルにかかわらず、またより広い周波数領域において、そ
れらパラメータに依存した制御を何ら必要とせずに動作
可能で、しかも付加的部品なしに一体として製作される
同調表示器を有するシンセサイザを得ることである。
(本発明の構成的特徴) この目的を達成するために、本発明に従う周波数シン
セサイザは次のような特徴を有している。すなわち、位
相検出器は、同調周波数信号と基準周波数信号との間の
位相が進むか遅れるかに対応して各々第1と第2の位相
信号を出力するように動作し、前記第1及び第2の位相
信号は位相固定ループに受取られるようになつており、
また、同調表示器は、第1の遅延回路によつてあらかじ
め定められた時間だけ遅らされた第1の位相信号と第1
の位相信号それ自体との論理積によつて形成された第1
の論理信号を出力する第1の論理回路、第2の遅延回路
によつて前記のあらかじめ定められた時間だけ遅らされ
た第2の位相信号と第2の位相信号それ自体との論理積
によつて形成された第2の論理信号を出力する第2の論
理回路、前記第1と第2の論理信号の論理和で形成され
る第3の論理信号を出力する第3の論理回路、前記基準
周波数信号と前記第3の論理信号とを受信し同調表示信
号を出力として発生するレジスタ、を含んでおり、前記
レジスタは、前記第3の論理信号がすくなくとも2つの
ひきつづく基準周波数の周期の間、安定な同調を表わす
レベルを有する時にのみ、同調表示信号レベルが同調に
対応するように働くようになつている。
本発明の好適実施例に従えば、位相検出器は第1と第2
のD型検出フリツプフロツプを含んでおり、それらフリ
ツプフロツプはそれらのデータ入力へ高論理レベルを受
信し、それらのクロツク入力へは同調周波数信号と基準
周波数信号をそれぞれ受信しており、前記第1と第2の
検出フリツプフロツプの非反転出力はそれぞれ第1と第
2の位相信号を供給しており、前記第1と第2の検出フ
リツプフロツプのリセツト入力は前記第1と第2の位相
信号の論理積を受信している。
前記レジスタは周波数分周器を含んでよく、その分周
器のクロツク入力へは基準周波数信号の反転信号が与え
られて、この基準周波数の約数のクロツク信号がつくり
出される。このクロツク信号はD型同調獲得フリツプフ
ロツプのクロツク入力へ与えられ、これのデータ入力へ
は低調理レベルが与えられる。このセツト入力へは第3
の論理信号が与えられる。レジスタ中には第1のD型同
調確認フリツプフロツプ回路が含まれており、それの零
リセツト入力へは前記同調獲得フリツプフロツプの非反
転信号からの信号が与えられる。またそれのデータ入力
へは前記同調獲得フリツプフロツプの反転出力からの信
号が与えられ、このクロツク入力へは前記クロツク信号
が与えられる。
好適な修正に従えば、前記レジスタはn個の同調確認
フリツプフロツプを含むシフトレジスタであり、ここで
nは1よりも大きい整数である。これらフリツプフロツ
プは同調獲得フリツプフロツプの非反転出力信号によつ
て零へリセツトされ、それらのクロツク入力へは前記ク
ロツク信号が与えられ、p番目の同調確認フリツプフロ
ツプのデータ入力へは(p−1)番目の同調確認フリツ
プフロツプの非反転出力からの信号が与えられ、n番目
の同調確認フリツプフロツプの出力に前記同調信号が生
成される。
(実施例) 本発明の特徴とそれの効果については、以下の図面を
参照した具体例についての詳細な説明から明らかになる
であろう。ここで示す具体例は一例であり、本発明を制
約するものではない。
第1図に示されたように、本発明に従うシンセサイザ
は電圧制御型の発振器1を含んでおり、その出力信号の
周波数はプログラム可能な分周器2によつて分周され、
分周器2の出力は位相検出器4の1つの入力へ与えられ
る同調周波数信号FTを供給し、位相検出器4の他の入力
へは周波数発生器3によつて生成された基準周波数信号
FRが与えられる。前記周波数発生器3は例えば基準発振
器と一定の比率で分周を行う周波数分周器を含んでい
る。前記プログラム可能な周波数分周器2の目的は、テ
レビ受信機やラジオ受信機への応用を含めて、ある場合
にはいくつかの周波数帯域に区分して、広い周波数範囲
でシンセサイザの同調を許容することである。いくつか
の周波数帯域に区分される場合には、前記シンセサイザ
はいくつかの電圧制御型の発振器を含み、それらの間の
切換えによつて周波数帯域を切換えることが行われるで
あろう。
位相検出器4は、同調周波数信号FTの位相が基準信号
FRの位相に対して進んでいるか遅れているかに対応し
て、それぞれPS1とPS2の2つの出力信号を供給する。こ
れらの信号PS1とPS2は位相固定ループにおいて用いられ
る。位相固定ループは電荷前置増幅器5と帰還増幅器6
を有し、それの出力には可変発振器1の周波数の値を決
定する電圧を有する同調信号TSを供給する。
同調表示器7はそれの入力へ2つの位相信号PS1とPS2
を受信し、それの出力へは同調表示信号ISを供給する。
第2a図と第2b図に示されたように、同調周波数信号FT
は一般に検出フリツプフロツプと呼ばれるD型フリツプ
フロツプ21のクロツク入力CPへ与えられ、基準周波数信
号は一般に検出フリツプフロツプと呼ばれるD型フリツ
プフロツプ22のクロツク入力CPへ与えられる。フリツプ
フロツプ21と22の非反転出力Qは各信号PS1とPS2を供給
する。ANDゲート23はそれの入力へ信号PS1とPS2を受け
とり、それの出力はフリツプフロツプ回路21と22の零リ
セツト入力Rへつながれている。この回路21,22,23はメ
モリを備えた位相検出器を形成する。信号PS1とPS2は同
じ強度の2つの制御可能な電流源I1とI2のいずれか一方
を制御するのに用いられる。2つの電流源は(電荷前置
増幅器5を構成して)逆の方向に働いて増幅器26の反転
入力へ電流I=(I1−I2)を供給する。増幅器26はコン
デンサCによつて負に帰還を与えられ、電荷増幅器6を
形成し、それの出力へ同調信号TSを供給する。信号FR
FT、Iの時間変化が第2b図に示されている。FTがFRより
も進んでいる時には、信号Iはその位相ずれの期間値I1
を有する。逆にFTがFRより遅れている時には、その位相
ずれに対応する期間信号Iは−I1=−I2の値を有する。
こうして、位相固定ループは位相ずれを零にしようとす
る。すなわち周波数と位相のいずれに関してもFTとFR
一致を図ろうとする。
第3a図と第3b図は、同調表示信号ISが、FTとFRの位相
間の進みと遅れをそれぞれ表わす信号PS1とPS2とから得
られることを示している。信号PS1がANDゲート33の入力
と遅延回路31の入力へ与えられる。遅延回路31の出力信
号はANDゲート33の他方の入力へ与えられる。信号PS2は
ANDゲート34の入力と遅延回路32の入力へ与えられる。
遅延回路32の出力はANDゲート34の他方の入力へ与えら
れる。ANDゲート33と34の出力信号はORゲート35の入力
へ与えられる。ORゲート35の出力は遅延回路31と32によ
つて受取られた位相ずれに関するシンセサイザの瞬間的
な位相状態を表わす信号S3を供給する。遅延回路は例え
ば、1に等しい利得を有する反転増幅器を奇数個一列に
配置したもので構成することができる。
出力信号がORゲートへつながる2つのANDゲート間を
つなぐ論理回路は既に同調表示器を得るために用いられ
ていることを注意しておく。この場合には、位相固定の
喪失を示す表示器である。この回路は「電子設計(Elec
tronic Design)」の第13巻(1965年11月8日号)53頁
〜54頁に記載されている。
この従来技術に従えは、ANDゲートの1つが基準周波
数と、リセツト入力へ基準周波数を受信し、入力へ同期
化すべき信号を受信する位相検出フリツプフロツプの反
転出力とを受信する。他方のANDゲートは同期化すべき
信号と、上述のフリツプフロツプの非反転出力とを受信
する。信号と基準周波数との間に1サイクルに等しいシ
フトが発生する毎に、出力にパルスが得られる。このよ
うに、この回路は位相差について許容度に対応して検出
を行うのに本質的に不適当なものである。
再び第3a図を参照すると、信号S3は参照番号74で示さ
れたD型の同調獲得フリツプフロツプの入力Sへ与えら
れ、そのフリツプフロツプ74のデータ入力(D)には低
論理レベル(O)信号が与えられ、そのクロツク入力CP
には参照符号73で示されたD型の2で除算を行うフリツ
プフロツプからの反転出力信号が与えられる。このフ
リツプフロツプ73のクロツク入力CPには基準周波数信号
の反転▲▼が与えられる。フリツプフロツプ73の反
転出力はそれのデータ入力Dへ帰還されている。レジ
スタは第3図に示された例においては参照符号75,76,7
7,78で示されたD型の同調確認フリツプフロツプを1個
または複数個含んでよい。第3図の例は、以下に示され
るように、基準周波数のひきつづく8サイクル間一致が
得られるような構成に対応する4段フリツプフロツプシ
フトレジスタに関するものである。
フリツプフロツプ75はそれのデータ入力Dへ、フリツ
プフロツプ74からの反転出力信号を受信し、フリツプ
フロツプ75,76,77からの非反転出力は各々のフリツプフ
ロツプ76,77,78のデータ入力Dへつながれる。フリツプ
フロツプ73の反転出力信号はフリツプフロツプ75から
78のクロツク入力CTへ与えられる。フリツプフロツプ74
の非反転出力Qはフリツプフロツプ75から78のリセツト
入力Rへ与えられる。
ここで第3b図の時間変化図を参照すると、各フリツプ
フロツプ75,76,77,78の非反転出力Qに存在する信号
Q1、Q2、Q3、Q4がそれぞれ2,4,6,8サイクル間の同調確
認に対応することが明らかであろう。この結果、2サイ
クル間のみの確認で十分と考えられる場合には、フリツ
プフロツプ75のみを保持して信号Q1を用いて同調表示す
ればよい。より一般的な意味では、フリツプフロツプ73
の替りに、もし1つの周波数分周器が倍率nで動作する
ように作られていれば、出力Q1、Q2、Q3、Q4は各各n,2
n,3n,4nサイクル間の同調確認に対応することになる。
位相ループが固定されていない限り、パルスPS1また
はPS2のうちのいくつかは遅延回路31と32で導入される
遅延よりも長い時間幅をもつ。そのようなパルスがあら
われた時は直ちに、パルスPS1またはPS2の時間幅と遅延
の時間との間の差に対応する期間、信号S3が高レベルと
なる。次にフリツプフロツプ74の非反転出力Qは低レベ
ル0へ調節されて、これによつてフリツプフロツプ75か
ら78が零へリセツトされる。
位相ループが固定されるか、またはほとんど固定され
た場合には、すなわち、FTとFRの間の位相ずれが遅延回
路31と32によつて決定される許容ずれ以内に留まつてい
る場合には直ちに、信号S3が低レベルになり、その結
果、フリツプフロツプ74の非反転出力Qが、入力CPにク
ロツク遷移が現われると直ちにレベル0へ調節される
(フリツプフロツプ74のD入力は永久的に0レベルを受
とるためである)。フリツプフロツプ75の入力Dはフリ
ツプフロツプ74の反転出力から高レベル1を受けと
る。本実施例では、Q4は、基準周波数における8サイク
ルの後に、もしこの期間ループが固定されるかまたはほ
とんど固定されていれば、1レベルへ達する。
本発明に従う同調表示信号は特に、信号間の偶然的な
一致を考慮して、同調の確認のために必要とされる非常
に短かい時間を付加するだけで、位相ループの固定実時
間を考慮することが可能であるという点で興味深い。
TV受信機の同調周波数を変更すると、本発明に従う同
調表示器は、あらかじめ定められた時間待つことなしに
どの瞬間に同調が得られたと考えられるかを決定するこ
とを可能とする。
例えば、自動車ラジオにおいて自動サーチ同調によつ
て強力なラジオ送信局をさがし出す場合には、同調表示
器は、あらかじめ定められた周波数において、同調は選
ばれるべき近接または遠隔の送信機に対応するものとい
う仮定のもとで、あらかじめ定められた時間待つ必要を
なくする。
【図面の簡単な説明】
第1図は、本発明に従う周波数シンセサイザの実施例の
回路図である。 第2a図と第2b図は、本発明に従うシンセサイザの実施例
において、その位相検出器と位相固定ループの具体例と
特性信号の時間変化を示す図とである。 第3a図と第3b図は、本発明に従うシンセサイザの実施例
における同調表示器の具体例と、特性信号の時間変化を
示す図である。 参照符号 1……電圧制御発振器 2……プログラム可能な分周器 3……周波数発生器 4……位相検出器 5……電荷前置増幅器 6……帰還増幅器 7……同調表示器 21……D型フリツプフロツプ 22…… 〃 23……ANDゲート 31,32……遅延回路 33,34……ANDゲート 35……ORゲート 71……論理回路 72……レジスタ 73……フリツプフロツプ(周波数分割器) 74,75,76,77,78……フリツプフロツプ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 パスカル ワルブル フランス国ブルトウブル ロング,フラ ンク,アンパッス シーサー 7 審査官 鈴木 匡明 (58)調査した分野(Int.Cl.6,DB名) H03L 7/16 - 7/23

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】周波数シンセサイザであって、すくなくと
    も、同調信号によって周波数を制御され同調周波数信号
    を出力する発振器、基準周波数信号を発生する手段、同
    調周波数信号と基準周波数信号とを受信する位相検出
    器、位相検出器で作られた信号を入力に受けとり出力に
    前記同調信号を作り出す位相固定ループ、同調周波数信
    号と基準信号との間の位相差についての許容度を示す同
    調表示器、を含み、 前記位相検出器(4)が、同調周波数信号(FT)と基準
    周波数信号(FR)との間の位相が進むかおくれるかに対
    応して、その出力へそれぞれ第1(PS1)と第2(PS2)
    の位相信号を作り出すように動作するようになってお
    り、前記位相固定ループが前記第1と第2の位相信号を
    受信するようになっており、 前記同調検出器(7)が、第1の遅延回路(31)によっ
    てあらかじめ定められた時間だけ遅らされた第1の位相
    信号と第1の位相信号自体(PS1)との論理積によって
    形成される第1の論理信号(S1)を出力する第1の論理
    回路(71)、第2の遅延回路(32)によってあらかじめ
    定められた時間だけ遅らされた第2の位相信号と第2の
    位相信号自体(PS2)との論理積によって形成される第
    2の論理信号(S2)を出力する第2の論理回路、前記第
    1の論理信号(S1)と第2の論理信号(S2)との論理和
    によって形成される第3の論理信号(S3)を出力する第
    3の論理回路、そして前記基準周波数信号(FR)と前記
    第3の論理信号(S3)とを受信し、同調表示信号(IS
    を出力するレジスタ(72)、を含み、前記レジスタは、
    第3の論理信号(S3)が基準周波数のすくなくとも2つ
    のひきつづく周期の間安定な同調を示すレベルを有して
    いる時にのみ、同調表示信号レベルが同調に対応するよ
    うに動作するようにしたこと、 を特徴とする、周波数シンセサイザ。
  2. 【請求項2】請求項1のシンセサイザであって、 位相検出器が第1(21)と第2(22)のD型検出フリッ
    プフロップを含み、それらフリップフロップはそれらの
    データ入力(D)へ高論理レベルを受けとっており、ま
    たそれらのクロック入力(CP)へはそれぞれ同調周波数
    信号(FT)と基準周波数信号(FR)とを受けとってお
    り、第1(21)と第2(22)の検出フリップフロップ回
    路の非反転出力Qはそれぞれ第1(PS1)と第2(PS2)
    の位相信号を供給しており、また第1(21)と第2(2
    2)の検出フリップフロップのリセット入力(R)には
    第1(PS1)と第2(PS2)の位相信号の論理積を受けと
    るようになっていること、 を特徴とするシンセサイザ。
  3. 【請求項3】請求項1または2のシンセサイザであっ
    て、 レジスタが周波数分周器(73)を含み、そのクロック入
    力(CP)には基準周波数信号(FR)の反転(▲▼)
    が与えられ基準周波数の約数であるクロック信号を発生
    し、このクロック信号はD型同調獲得フリップフロップ
    (74)のクロック入力(CP)へ与えられ、このデータ入
    力(D)には低論理レベルが与えられており、またこの
    入力(S)には第3の論理信号(S3)が与えられてお
    り、 レジスタは更に第1の同調確認D型フリップフロップ
    (75)を含み、それのリセット入力(R)には同調獲得
    フリップフロップ(74)の非反転出力(Q)からの信号
    が与えられ、それのデータ入力(D)には同調獲得フリ
    ップフロップ(74)の反転出力()からの信号が与え
    られており、該同調獲得フリップフロップ(74)のクロ
    ック入力(CP)には前記クロック信号が与えられている
    こと、 を特徴とするシンセサイザ。
  4. 【請求項4】請求項3のシンセサイザであって、 レジスタがシフトレジスタであって、それはnを1を越
    える整数とした時n個の同調確認フリップフロップ(7
    5)〜(78)を含み、それらは同調獲得フリップフロッ
    プ(74)の非反転出力(Q)からの信号によってリセッ
    トされるようになっており、またそれらはクロック入力
    (CP)へ前記クロック信号を受けとり、p番目の同調確
    認フリップフロップのデータ入力(D)には(p−1)
    番目の同調確認フリップフロップの非反転出力(Q)か
    らの信号が与えられ、n番目の同調確認フリップフロッ
    プの非反転出力(Q)に前記同調表示信号を供給するよ
    うになっている(IS=Qn)、ことを特徴とするシンセサ
    イザ。
JP63189542A 1987-07-29 1988-07-28 周波数シンセサイザ Expired - Fee Related JP2885287B2 (ja)

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