JP2638286B2 - 位相比較回路 - Google Patents
位相比較回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
-
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- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は位相比較回路に関わり、特に位相同期の情報
を検出するアンロックアラーム信号発生回路を備えた位
相比較回路に関する。
を検出するアンロックアラーム信号発生回路を備えた位
相比較回路に関する。
〔従来の技術〕 第３図は、位相同期の情報を検出するアンロックアラ
ーム信号発生回路を備えた従来の位相比較回路を表わし
たものである。この回路は、信号入力端子11と基準入力
端子12にそれぞれＳ入力（信号入力）とＲ入力（基準入
力）側を接続した位相比較器13を備えている。位相比較
器13のＵ出力およびＤ出力はチャージポンプ回路14に入
力される。チャージポンプ回路14は、その一方の入力端
子に充電用のトランジスタが、他方の入力端子に放電用
のトランジスタが接続されており、位相のロックあるい
はアンロックに応じた電圧が出力端子15に出力されるよ
うになっている。また、Ｕ出力およびＤ出力はアンロッ
クアラーム信号発生回路16にも入力されるようになって
いる。アンロックアラーム信号発生回路16は、Ｕ出力お
よびＤ出力のナンド（NAND）をとるナンド回路17と、こ
のナンド回路17の出力を入力するオープンドレイン型の
ＮチャネルMOSトランジスタ18と、これに接続された抵
抗19およびコンデンサ20からなる。そして、アンロック
時にはこの接続点に接続されたアラーム端子21からＬ
（ロー）レベルのアラームが出力されるようになってい
る。
ーム信号発生回路を備えた従来の位相比較回路を表わし
たものである。この回路は、信号入力端子11と基準入力
端子12にそれぞれＳ入力（信号入力）とＲ入力（基準入
力）側を接続した位相比較器13を備えている。位相比較
器13のＵ出力およびＤ出力はチャージポンプ回路14に入
力される。チャージポンプ回路14は、その一方の入力端
子に充電用のトランジスタが、他方の入力端子に放電用
のトランジスタが接続されており、位相のロックあるい
はアンロックに応じた電圧が出力端子15に出力されるよ
うになっている。また、Ｕ出力およびＤ出力はアンロッ
クアラーム信号発生回路16にも入力されるようになって
いる。アンロックアラーム信号発生回路16は、Ｕ出力お
よびＤ出力のナンド（NAND）をとるナンド回路17と、こ
のナンド回路17の出力を入力するオープンドレイン型の
ＮチャネルMOSトランジスタ18と、これに接続された抵
抗19およびコンデンサ20からなる。そして、アンロック
時にはこの接続点に接続されたアラーム端子21からＬ
（ロー）レベルのアラームが出力されるようになってい
る。
この位相比較回路で位相比較器13は、位相のロック時
に第１の出力としてのＵ出力がＨ（ハイ）レベルに、ま
たダウン（down）出力（Ｄ出力）がＨレベルを維持する
ようになっている。
に第１の出力としてのＵ出力がＨ（ハイ）レベルに、ま
たダウン（down）出力（Ｄ出力）がＨレベルを維持する
ようになっている。
このような位相比較回路は、これをLSIとして製品化
した場合等にはそのトランジスタの感度が高すぎたりす
ると、ロック時に常時発生している引き込み過程の状態
にまで追随してしまう。このため、アンロックアラーム
信号発生回路16は、ロック時においてもアンロックであ
るとしてアラームを出力することになった。
した場合等にはそのトランジスタの感度が高すぎたりす
ると、ロック時に常時発生している引き込み過程の状態
にまで追随してしまう。このため、アンロックアラーム
信号発生回路16は、ロック時においてもアンロックであ
るとしてアラームを出力することになった。
また、位相同期回路では、変調をかける場合に変調波
が来るたびにアンロック信号が送出される。したがっ
て、アンロックのアラームが出力されたとき、これが本
当のアンロック状態によるものなのか、変調波による擬
似的なアンロック状態なのかを区別することができなか
った。
が来るたびにアンロック信号が送出される。したがっ
て、アンロックのアラームが出力されたとき、これが本
当のアンロック状態によるものなのか、変調波による擬
似的なアンロック状態なのかを区別することができなか
った。
そこで本発明の目的は、ロック時におけるアンロック
信号の発生を防止し、また変調をかけた場合にもアンロ
ック信号の出力を防止することのできる位相比較回路を
提供することにある。
信号の発生を防止し、また変調をかけた場合にもアンロ
ック信号の出力を防止することのできる位相比較回路を
提供することにある。
本発明では、（イ）位相の同期の基準となる信号と比
較の対象となる信号の２種類の信号を入力して基準とな
る信号に対して比較の対象となる信号が遅れた位相関係
を有するときに第１の出力の論理を変化させ、進んだ位
相関係を有するときに第２の出力の論理を変化させる位
相比較器と、（ロ）この位相比較器の第１の出力を第１
の遅延時間だけ短時間遅延させる第１の遅延回路と、
（ハ）位相比較器の第２の出力を第２の遅延時間だけ短
時間遅延させる第２の遅延回路と、（ニ）位相比較器の
第１の出力と第１の遅延回路を経た後の出力を並行して
入力し、第１の遅延時間以内だけ両者の論理状態が異な
っている場合にはこれを無視する第１の無視判別手段
と、（ホ）位相比較器の第２の出力と第２の遅延回路を
経た後の出力を並行して入力し、第２の遅延時間以内だ
け両者の論理状態が異なっている場合にはこれを無視す
る第２の無視判別手段と、（ヘ）第１の出力または第２
の出力がこれら第１または第２の無視判別手段によって
無視されなかったとき比較の対象となる信号の位相がア
ンロック状態であることを示すアラームを発生させるア
ラーム発生手段とを位相比較回路に具備させる。
較の対象となる信号の２種類の信号を入力して基準とな
る信号に対して比較の対象となる信号が遅れた位相関係
を有するときに第１の出力の論理を変化させ、進んだ位
相関係を有するときに第２の出力の論理を変化させる位
相比較器と、（ロ）この位相比較器の第１の出力を第１
の遅延時間だけ短時間遅延させる第１の遅延回路と、
（ハ）位相比較器の第２の出力を第２の遅延時間だけ短
時間遅延させる第２の遅延回路と、（ニ）位相比較器の
第１の出力と第１の遅延回路を経た後の出力を並行して
入力し、第１の遅延時間以内だけ両者の論理状態が異な
っている場合にはこれを無視する第１の無視判別手段
と、（ホ）位相比較器の第２の出力と第２の遅延回路を
経た後の出力を並行して入力し、第２の遅延時間以内だ
け両者の論理状態が異なっている場合にはこれを無視す
る第２の無視判別手段と、（ヘ）第１の出力または第２
の出力がこれら第１または第２の無視判別手段によって
無視されなかったとき比較の対象となる信号の位相がア
ンロック状態であることを示すアラームを発生させるア
ラーム発生手段とを位相比較回路に具備させる。
すなわち本発明では、アンロック状態とみられる状態
が遅延回路で遅延させる時間以内の短時間だけ発生する
か、あるいはこれよりも長い時間にわたって発生するか
を位相比較器の出力と第１および第２の遅延回路を用い
て第１および第２の無視判別手段で判別し、アンロック
信号が短時間だけ発生した場合にはこれを無視してアラ
ームを発生させないことにして、疑似的なアンロック状
態の場合におけるアラームの発生を防止して、前記した
目的を達成する。
が遅延回路で遅延させる時間以内の短時間だけ発生する
か、あるいはこれよりも長い時間にわたって発生するか
を位相比較器の出力と第１および第２の遅延回路を用い
て第１および第２の無視判別手段で判別し、アンロック
信号が短時間だけ発生した場合にはこれを無視してアラ
ームを発生させないことにして、疑似的なアンロック状
態の場合におけるアラームの発生を防止して、前記した
目的を達成する。
以下実施例につき本発明を詳細に説明する。
第１図は、本発明の一実施例における位相比較回路を
表わしたものである。この回路は、信号入力端子11と基
準入力端子12にそれぞれＳ入力とＲ入力を接続した位相
比較器13を備えている。位相比較器13のＵ出力およびＤ
出力はチャージポンプ回路14に入力されるようになって
いる。チャージポンプ回路14の構成は第３図で説明した
ものと同一である。
表わしたものである。この回路は、信号入力端子11と基
準入力端子12にそれぞれＳ入力とＲ入力を接続した位相
比較器13を備えている。位相比較器13のＵ出力およびＤ
出力はチャージポンプ回路14に入力されるようになって
いる。チャージポンプ回路14の構成は第３図で説明した
ものと同一である。
位相比較器13のＵ出力およびＤ出力はそれぞれ制御回
路31に直接入力される他、第１または第２の遅延回路3
2、33を介して制御回路31に入力されるようになってい
る。ここで第１の遅延回路32は時間t1だけＵ出力を遅延
させる。また、第２の遅延回路33は時間t2だけＤ出力を
遅延させる。制御回路31の出力側には、第３図に示した
従来のナンド回路17の後段と同様にオープンドレイン型
のＮチャネルMOSトランジスタ18と、これに接続された
抵抗19およびコンデンサ20が接続されている。この位相
比較回路でも、抵抗19およびコンデンサ20の接続点に接
続されたアラーム端子21からアラームが出力されるよう
になっている。
路31に直接入力される他、第１または第２の遅延回路3
2、33を介して制御回路31に入力されるようになってい
る。ここで第１の遅延回路32は時間t1だけＵ出力を遅延
させる。また、第２の遅延回路33は時間t2だけＤ出力を
遅延させる。制御回路31の出力側には、第３図に示した
従来のナンド回路17の後段と同様にオープンドレイン型
のＮチャネルMOSトランジスタ18と、これに接続された
抵抗19およびコンデンサ20が接続されている。この位相
比較回路でも、抵抗19およびコンデンサ20の接続点に接
続されたアラーム端子21からアラームが出力されるよう
になっている。
以上のような構成の位相比較回路では、第１の遅延回
路32が時間t1以内のアンロック情報を無視し、第２の遅
延回路33が時間t2以内のアンロック情報を無視する。し
たがって、時間t1秒以上あるいは時間t2以上の位相ずれ
が常時発生している場合、すなわちアンロック状態が現
実に発生している場合には制御回路31がこれを検出す
る。これにより、制御回路31の後段に配置されたオープ
ンドレイン型のＮチャネルMOSトランジスタ18と、これ
に接続された抵抗19およびコンデンサ20によってアラー
ム電圧が発生し、アラーム端子21からアラームが出力さ
れることになる。
路32が時間t1以内のアンロック情報を無視し、第２の遅
延回路33が時間t2以内のアンロック情報を無視する。し
たがって、時間t1秒以上あるいは時間t2以上の位相ずれ
が常時発生している場合、すなわちアンロック状態が現
実に発生している場合には制御回路31がこれを検出す
る。これにより、制御回路31の後段に配置されたオープ
ンドレイン型のＮチャネルMOSトランジスタ18と、これ
に接続された抵抗19およびコンデンサ20によってアラー
ム電圧が発生し、アラーム端子21からアラームが出力さ
れることになる。
第２図は、第１図におけるチャージポンプ回路以外の
部分を具体的に表わしたものである。位相比較器13は複
数のナンドゲートによって構成されており、７つの状態
をとることができるようになっている。そして、ロック
状態に状態遷移した場合にはＵ出力とＤ出力が共にＨレ
ベルを維持する。第１および第２の遅延回路32、33は共
にノンインバータを１段または複数段カスコード接続し
たもので実現している。そして、Ｕ出力あるいはＤ出力
はインバータ41、42を介して対応する第１または第２の
遅延回路32、33に論理を反転させた状態で入力されるよ
うになっている。このため、ロック状態に状態遷移した
場合には第１および第２の遅延回路32、33の入力も出力
も共にＬレベルとなっている。
部分を具体的に表わしたものである。位相比較器13は複
数のナンドゲートによって構成されており、７つの状態
をとることができるようになっている。そして、ロック
状態に状態遷移した場合にはＵ出力とＤ出力が共にＨレ
ベルを維持する。第１および第２の遅延回路32、33は共
にノンインバータを１段または複数段カスコード接続し
たもので実現している。そして、Ｕ出力あるいはＤ出力
はインバータ41、42を介して対応する第１または第２の
遅延回路32、33に論理を反転させた状態で入力されるよ
うになっている。このため、ロック状態に状態遷移した
場合には第１および第２の遅延回路32、33の入力も出力
も共にＬレベルとなっている。
制御回路31は、インバータ41の直接の出力と第１の遅
延回路32のナンドをとる第１のナンド回路43と、インバ
ータ42の直接の出力と第２の遅延回路33のナンドをとる
第２のナンド回路44を備えている。そして、これら第１
および第２のナンド回路43、44の出力が第３のナンド回
路45によって更にナンドをとられ、その結果が制御回路
31の出力となるようになっている。したがって、ロック
状態に状態遷移した場合には制御回路31の出力はＬレベ
ルとなり、アラーム端子21からアラームは出力されな
い。
延回路32のナンドをとる第１のナンド回路43と、インバ
ータ42の直接の出力と第２の遅延回路33のナンドをとる
第２のナンド回路44を備えている。そして、これら第１
および第２のナンド回路43、44の出力が第３のナンド回
路45によって更にナンドをとられ、その結果が制御回路
31の出力となるようになっている。したがって、ロック
状態に状態遷移した場合には制御回路31の出力はＬレベ
ルとなり、アラーム端子21からアラームは出力されな
い。
次に、位相比較器13のＲ入力に対してＳ入力が進んで
いる場合を説明する。この場合には、Ｄ出力がＬレベル
に落ちる。Ｄ出力がＬレベルに落ちた瞬間には第２の遅
延回路33はまだこの信号変化に追随せずＬレベルの信号
を出力する。このため、第２のナンド回路44はＨレベル
を保持しており、制御回路31の出力はまだＬレベルのま
まとなっている。
いる場合を説明する。この場合には、Ｄ出力がＬレベル
に落ちる。Ｄ出力がＬレベルに落ちた瞬間には第２の遅
延回路33はまだこの信号変化に追随せずＬレベルの信号
を出力する。このため、第２のナンド回路44はＨレベル
を保持しており、制御回路31の出力はまだＬレベルのま
まとなっている。
しかしながら、Ｄ出力がＬレベルに落ちた状態で時間
t2が経過すると第２の遅延回路33の出力もＨレベルにな
る。この時点から第２のナンド回路44はＬレベルに変化
し、制御回路31の出力がＨレベルに変化することにな
る。これにより、オープンドレイン型のＮチャネルMOS
トランジスタ18は導通し、アラーム端子21からＬレベル
のアラームが出力されることになる。
t2が経過すると第２の遅延回路33の出力もＨレベルにな
る。この時点から第２のナンド回路44はＬレベルに変化
し、制御回路31の出力がＨレベルに変化することにな
る。これにより、オープンドレイン型のＮチャネルMOS
トランジスタ18は導通し、アラーム端子21からＬレベル
のアラームが出力されることになる。
反対に、Ｒ入力に対してＳ入力が遅れた場合にはＵ出
力がＬレベルに落ちる。この場合にはＵ出力がＬレベル
に落ちて時間t1が経過するまでは第１の遅延回路32の出
力がＬレベルに保持されるので、アンロック状態を示さ
ない。しかしながらＵ出力がＬレベルに落ちた状態で時
間t1が経過すると、第１の遅延回路32の出力がＨレベル
に変化し、第１のナンド回路43の出力がＬレベルに変化
する。この結果、制御回路31の出力がＨレベルに変化し
てアラーム端子21からアラームが出力されることにな
る。
力がＬレベルに落ちる。この場合にはＵ出力がＬレベル
に落ちて時間t1が経過するまでは第１の遅延回路32の出
力がＬレベルに保持されるので、アンロック状態を示さ
ない。しかしながらＵ出力がＬレベルに落ちた状態で時
間t1が経過すると、第１の遅延回路32の出力がＨレベル
に変化し、第１のナンド回路43の出力がＬレベルに変化
する。この結果、制御回路31の出力がＨレベルに変化し
てアラーム端子21からアラームが出力されることにな
る。
このように第１および第２の遅延回路32、33を設ける
ことで、アンロック信号が発生する感度を落とすことが
できる。
ことで、アンロック信号が発生する感度を落とすことが
できる。
次に、周波数fRの基準信号に周波数fmの変調をかける
場合を説明する。この場合には、変調時に第２の遅延回
路33で信号変化を遅延させることでアンロック信号の送
出を防止することができる。このときの遅延時間ｔは、
次の（１）式を満足すればよい。
場合を説明する。この場合には、変調時に第２の遅延回
路33で信号変化を遅延させることでアンロック信号の送
出を防止することができる。このときの遅延時間ｔは、
次の（１）式を満足すればよい。
ここでtSは位相比較器13のＳ入力の周期をいう。
周波数fSの信号に周波数fmの変調をかける場合にも、
すでに説明した場合と同様である。
すでに説明した場合と同様である。
なお、実施例では２つの遅延回路32、33を用いて擬似
的なアンロック状態を無視することにしたが、他の同様
な回路でアンロック状態を無視するようしてもよいこと
は当然である。
的なアンロック状態を無視することにしたが、他の同様
な回路でアンロック状態を無視するようしてもよいこと
は当然である。
このように請求項１記載の発明では、位相比較器の出
力と第１および第２の遅延回路を用いて位相比較器の出
力が第１または第２の遅延時間を越えない短時間だけア
ンロック状態を示したときには第１および第２の無視判
別手段でこれを無視することにした。したがって、年々
進歩しているトランジスタの速度向上に伴って感度の上
がり過ぎが生じてアンロック状態が短時間発生しても、
これらのアンロック状態を不感にすることができ、ロッ
ク時にアンロック信号を送出してアラームを発生させる
といった誤動作を防止することができるという効果があ
る。
力と第１および第２の遅延回路を用いて位相比較器の出
力が第１または第２の遅延時間を越えない短時間だけア
ンロック状態を示したときには第１および第２の無視判
別手段でこれを無視することにした。したがって、年々
進歩しているトランジスタの速度向上に伴って感度の上
がり過ぎが生じてアンロック状態が短時間発生しても、
これらのアンロック状態を不感にすることができ、ロッ
ク時にアンロック信号を送出してアラームを発生させる
といった誤動作を防止することができるという効果があ
る。
第１図および第２図は本発明の一実施例を説明するため
のもので、このうち第１図は位相比較回路の回路構成の
概要を示すブロック図、第２図はこの位相比較回路の要
部を示す回路図、第３図は従来の位相比較回路の構成の
概要を示すブロック図である。 13……位相比較器、31……制御回路、 32……第１の遅延回路、 33……第２の遅延回路。
のもので、このうち第１図は位相比較回路の回路構成の
概要を示すブロック図、第２図はこの位相比較回路の要
部を示す回路図、第３図は従来の位相比較回路の構成の
概要を示すブロック図である。 13……位相比較器、31……制御回路、 32……第１の遅延回路、 33……第２の遅延回路。
Claims (1)
- 【請求項１】位相の同期の基準となる信号と比較の対象
となる信号の２種類の信号を入力して基準となる信号に
対して比較の対象となる信号が遅れた位相関係を有する
ときに第１の出力の論理を変化させ、進んだ位相関係を
有するときに第２の出力の論理を変化させる位相比較器
と、 この位相比較器の第１の出力を第１の遅延時間だけ遅延
させる第１の遅延回路と、 前記位相比較器の第２の出力を第２の遅延時間だけ遅延
させる第２の遅延回路と、 前記位相比較器の第１の出力と前記第１の遅延回路を経
た後の出力を並行して入力し、第１の遅延時間以内だけ
両者の論理状態が異なっている場合にはこれを無視する
第１の無視判別手段と、 前記位相比較器の第２の出力と前記第２の遅延回路を経
た後の出力を並行して入力し、第２の遅延時間以内だけ
両者の論理状態が異なっている場合にはこれを無視する
第２の無視判別手段と、 前記第１の出力または第２の出力がこれら第１または第
２の無視判別手段によって無視されなかったとき前記比
較の対象となる信号の位相がアンロック状態であること
を示すアラームを発生させるアラーム発生手段 とを具備することを特徴とする位相比較回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2292096A JP2638286B2 (ja) | 1990-10-31 | 1990-10-31 | 位相比較回路 |
| EP91309971A EP0484097A1 (en) | 1990-10-31 | 1991-10-29 | Phase comparing circuitry having an unlock alarm generating circuit |
| CA 2054572 CA2054572A1 (en) | 1990-10-31 | 1991-10-30 | Phase comparing circuitry having an unlock alarm generating circuit |
| AU86897/91A AU8689791A (en) | 1990-10-31 | 1991-10-30 | Phase comparing circuitry having an unlock alarm generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2292096A JP2638286B2 (ja) | 1990-10-31 | 1990-10-31 | 位相比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04167713A JPH04167713A (ja) | 1992-06-15 |
| JP2638286B2 true JP2638286B2 (ja) | 1997-08-06 |
Family
ID=17777493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2292096A Expired - Lifetime JP2638286B2 (ja) | 1990-10-31 | 1990-10-31 | 位相比較回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0484097A1 (ja) |
| JP (1) | JP2638286B2 (ja) |
| AU (1) | AU8689791A (ja) |
| CA (1) | CA2054572A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI97578C (fi) * | 1994-10-14 | 1997-01-10 | Nokia Telecommunications Oy | Syntesoijan lukkiutumisen hälytyskytkentä |
| JP3499766B2 (ja) * | 1998-12-21 | 2004-02-23 | Ｎｅｃエレクトロニクス株式会社 | Ｐｌｌのロック判定回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60150315A (ja) * | 1984-01-18 | 1985-08-08 | Sony Corp | 位相比較回路 |
| JPS61261924A (ja) * | 1985-05-15 | 1986-11-20 | Seiko Epson Corp | 位相比較回路 |
| FR2618958B1 (fr) * | 1987-07-29 | 1995-04-21 | Radiotechnique Compelec | Synthetiseur de frequences presentant un dispositif indicateur d'accord |
-
1990
- 1990-10-31 JP JP2292096A patent/JP2638286B2/ja not_active Expired - Lifetime
-
1991
- 1991-10-29 EP EP91309971A patent/EP0484097A1/en not_active Withdrawn
- 1991-10-30 AU AU86897/91A patent/AU8689791A/en not_active Abandoned
- 1991-10-30 CA CA 2054572 patent/CA2054572A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| EP0484097A1 (en) | 1992-05-06 |
| AU8689791A (en) | 1992-05-07 |
| CA2054572A1 (en) | 1992-05-01 |
| JPH04167713A (ja) | 1992-06-15 |
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