SU1385230A1 - Умножитель частоты - Google Patents

Abstract

Изобретение относитс  к радиотехнике и м.б. использовано в различных устр-вах автоматики и измерительной техники при разработке фазометров , частотомеров, фазовращателей. Целью изобретени   вл етс  повьшение точности умножени , при расширении диапазона умножаемых частот. Умножитель частоты содержит формирователь импульсов 1, г-р тактовых импульсов 10, делитель частоты 13, ключи 14, 21, счетчики 15, 22, фазовый детектор 17, фильтр нижних частот 20, уп- равл емьп г-р 24 и реверсивньш с4ет- чик-25. С целью повышени  точности умножени  введены управл емый делитель частоты 2, триггеры 5, 18, п ть одновибраторов 7, 11, 8, 12, 6, преобразователь частота-код 4, четыре регистра пам ти 3, 9, 16, 23, коммутатор 19. Использование двух идентичных схем подсчета кол-ва квантующих импульсов позвол ет обеспечить работу умножител  частоты при значительных изменени х частоты входного сигнала. Отношение длительности периода импульсной последовательности на выходе управл емого делител  частоты 2 к длительности периода повторени  квантующих импульсов не измен етс . Т.обр., погрешность квантовани  входного сигнала остаетс  неизменно минимальной. Б конечном итоге точность умножени  возрастает в широком диапазоне частот. 2 з,По ил. i (Л

Description

САЭ 00

сд

со

Изобретение относитс  к радиотехнике и может быть использовано в различных устройствах автоматики и измерительной техники при.разработке фазометров, частотомеров, фазовра.- щателей.

Цель изобретени  - повышение точности умножени  при расширении диапазона умножаемых частот.

На фиг.1 представлена структурна  электрическа  схема умножител  частоты; на фиг.2 - схема управл емого делител  частоты; на фиг.З - схема коммутатора; на фиг.4 а,б,в,г,д,е, ж,з,и,к,л,м,н,о - временные диаграммы работы умножител  частоты.

Умножитель частоты содержит формирователь импульсов 1, управл емый делитель -частоты 2, первый регистр пам ти 3, преобразователь частота- код А, первый триггер 5, п тый одно- вибратор 6, первый одновибратор 7, третий одновибратор 8, второй регист пам ти 9, генератор тактовых импуль

сов 10, второй одновибратор 11, четвертый одновибратор 12, делитель частоты 13, первый ключ 14, первый счетчик 15, третий регистр пам ти 16, фазовый детектор 17, второй триггер 18, коммутатор 19, фильтр нижних частот 20, второй ключ 21, второй счетчик 22, четвертьй регистр пам ти 23, управл емый генератор 24 и реверсивный счетчик 25.

Управл емый делитель частоты 2 (фиг.2) содержит блок программируемой пам ти (БПТТ) 26 и делитель частоты с переменным коэффициентом делени  27.

Коммутатор 19 (фиг.З) содержит блок программируемой пам ти (БПП) 28 и К-мультиплексоров 29,,.,.,29 (фиг.З).

Умножитель частоты работает следующим образом.

Пусть в исходном состо нии первый триггер 5 находитс -в состо нии логической 1. В этом случае первый ключ 14 открыт, а второй ключ 21 закрыт . Формирователь импульсов 1 пре- образует входной сигнал к нормированным значени м логических уровней и длительностей перепадов (фиг.4а). Полученный пр моугольный сигнал поступает на вход управл емого делител  частоты 2, на выходе которого формируетс  импульсна  последовательность (фиг.4б), положительные перепады которой запускают первый триггер 5

20

40

(фиг.4в) и п тый одновибратор 6, а также записывают в первый регистр пам ти 3 значение выходного кода преобразовател  частота-код 4. Выходной паралельный код преобразовател  частота-код 4, соответствующий измеренной к этому моменту частоте входного сигнала, определ ет значение коэффи Q циента делени  управл емого делител  частоты 2.

Основным элементом управл емого делител  частоты 2 (фиг.2)  вл етс  делитель частоты с переменным коэф15 , фициентом делени  27. Его разр дный вход, предназначенный дл  выбора коэффициента делени , соединен с соответствующим разр дным выходом блока программируемой пам ти 26, Программа БПП 26 обеспечивает наличие логической 1 лишь на одном из его выходов , соответствующего старшему , (вес которого наибольший) разр дн о- му входу. При отсутствии уровн  ло- 25 гической 1 на разр дном входе БПП 26 логическа  1 по вл етс  на разр дном выходе соединенном с разр дным входом D1 (фиг.2) делител  частоты с переменным коэффициентом делени  27. Это соответствует коэффициенту делени  управл емого делител  частоТы 2 равного двум.

Минимальный коэффициент делени  (равный двум) соответствует нижней 35 области диапазона рабочих частот умножител , при которой погрешность квантовани  не превышает заданного значени . В этом случае фазовые флюк-- туации выходного сигнала умножител  частоты, обусловленные погрешностью

квантовани , минимальны и не вызывают потерю синхронизации след щей системы фазовой автоматической подстройки частоты (ФАШО , так как допустимой полосы удержани  последней достаточно дл  осуществлени  непрерывной подстройки частоты. С ростом частоты умножаемого сигнала пропорционально увеличиваетс  значение коэффициента делени , и обратно, при перестройке частоты сверху вниз значение коэффициента делени  пропорционально уменьшаетс . Отношение длительности периода импульсной последовательности на выходе управл емого делител  частоты 2 к длительности периода повторени  квантующих импульсов не измен етс . Таким образом, погрешность квантовани  входного сигнала остаетс  неизменно минимальной, В конечном итоге точность умножени  возрастает в широком диапазоне частот.

На инверсном выходе п того одно- вибратора 6 формируютс  /толожитель- ные импульсы внешнего з апуска преоб- -разовател  частота-код 4. На выходах первого триггера 5 формируютс  импульсы (фиг.4в). длительность котоik

рых равна длительности п

Т

2 периодов Tj. входного сигнала (К 1,2, 3,...), максимальное значение К определ етс  верхней границей частотного диапазона умножител ). В течениеf5 первый канал подсчета импульсов.

первых п периодов Т. входного сигнала первый счетчик 15 подсчитывает количество квантующих импульсов с периодом Т 7. (фиг.4з). Соотfrru 20

ношение частот f генератора тактовых импульсов 10 и fv,r управл емого генератора 24 определ етс  заданным коэффициентом умножени  частоты К у„ -Ьц 25

гти

Частота генератора тактовых импульсов 10 (фиг.4ж) выбираетс , исход  из требовани  обеспечени  необходимой разрешающей способности при 1(;вантовании. Изменение дискретного значени  коэффициента умножени  частоты осуществл етс  путем изменени  номинального значени  частоты f

30

vr

vr

управл емого генератора 24 в преде- 35 лах допустимого быстродействи  реверсивного счетчика 25.

После окончани  первых п периодов Тс входного сигнала первый триггер 5 устанавливаетс  в состо ние О, а в первом счетчике 15 фиксируетс  код N п Т J./T |.jj, соответствующий длительности первых п периодов. Одновременно откроетс  второй ключ 21 и второй счетчик 22 начнет подсчитывать количество квантующих импульсов, пришедших на тактовый вход счетчика (фиг. 4м) за вторые п периодов Т (- входного сигнала. Код N записываетс  в третий регистр пам ти 16 положительным перепадом отрицательных импульсов на выходе первого одновибратора 7 (фиг.4д). Длительность этих импульсов достаточна дл  установлени  статического кода на разр дных выходах первого счетчика 15, после блокировки посредством первого ключа 14 поступлени  на тактовый вход первого

счетчика 15 импульсов f с генератора тактовых импульсов 10. Запись информации, содержащейс  в первом регистре пам ти 3, во второй регистр пам ти 9 осуществл етс  отрицательными импульсами, формируемыми на пр мом выходе п того одновибратора 6 (фиг,4г). После записи информации в третий регистр пам ти 16, первьш счетчик 15 обнул етс  выходными импульсами второго одновибратора 11, формируемыми в момент окончани  импульсов записи (фиг.4е). Тем самым

20

25

включающий в себ  первый ключ 14, первый счетчик 15 и третий регистр пам ти 16 подготавливаетс  к счету импульсов fpTM пришедших за врем  третьих п периодов Т, входного сиг30

35

нала. Аналогично работает второй канал подсчета импульсов, содержащий второй ключ 21, второй счетчик 22 и четвертый регистр пам ти 23. После окончани  вторых п периодов Т входного сигнала во втором счетчике 22 фиксируетс  код N-I. После записи кода N-2 четвертьш регистр пам ти 23 выходным импульсом третьего одновибратора 8 (фиг.4к), второй счетчик 22 обнул етс  выходным импульсом чет- вертого одновибратора 12 (фиг.4л). Тем самым схема подготавливаетс  к счету четвертых п периодов Т входного сигнала. Использование двух идентичных схем подсчета количества квантующих импульсов позвол ет обеспечить работу умножител  частоты при значительных изменени х частоты входного сигнала. Наличие лишь одной такой схемы предполагает необходимость неинформативного интервала в ее работе вслед за измерительным - так называемой мертвой зоны, в течение

д которого осуществл етс  запись выходной информации счетчиков в регистре

пам ти и последующее обнуление счетчиков . Уход частоты входного сигнала за это врем  Может превысить границы полосы захвата системы ФАПЧ, что приведет к нарушению работы умножител . Коммутатор 19 подключает разр дные выходы третьего регистра пам ти 16 или четвертого регистра пам ти 23 к предустановочному входу реверсивного

40

50

55

счетчика 25. Дл  получени  на пред- установочном входе реверсивного счетчика 25 кода N N /п, соответствующего одному периоду Тс входного

сигнала умножител  частоты независимо от количества усредн емых перио- дов, в качестве коммутируемых используютс  коды, вз тые от различных групп разр дных сигнальных входов, которые сдвинуты между собой на один двоичный разр д. Коммутаци  той или иной группы разр дных выходов третьего регистра пам ти 16 или четвертого регистра пам ти 23 эквивалентна сдвигу на то или иное число разр дов кода, соответствующего п периодам входного сигнала. Управление коммутацией таких групп осуществл етс  выходным кодом преобразовател  частота-код 4, записанным во второй регистр пам ти 9о Коммутатор 19 (фиг.З может .быть выполнен на базе интегральных мультиплексоров, имеющих три выходных состо ни  и .допускающих объединение по выходам. Поочередное подключение разр дных выходов третьего регистра пам ти 16 или четвертого регистра пам ти 23 достигаетс  с помощью выходного сигнала второго триггера 18 (фиг.4н), поступающего на управл ющий вход коммутатора 19. При наличии логического О на управл ющем входе коммутатора 19, на разр д- ньй выход коммутатора 19 поступает сигнал с разр дного выхода третьего регистра пам ти 16, а при наличии логической 1 - сигнал с разр дного выхода четвертого регистра пам ти 23.

Наличие логического О на входе сигнала разрешени  одного из мульти- плексоров 29,,...,29 к разрешает подключение соответствующей группы разр дных выходов третьего регистра пам ти 16 или четвертого регистра памдти 23 к предустановочному входу реверсивного счетчика 25. Наличие логической 1 переводит мультиплексоры 29,...,29 в состо ние высокоимпедансного выхода. Подключение к разр дному выходу сигнального выхода мультиплексора 29,, эквивалентна подключению кода соответствующего одному периоду Т, входного сигнала умножител  частоты, при этом коэффициент делени  управл емого де- .лител  ча.стоты 2 равен 2 2().

Подключение мультиплексора 29i (на фиг.З не показан) эквивалентна подключению, кода, соответствующего одному периоду Т. входного сигнала при коэффициенте делени  управл емого делител  частоты 2, равном 2 4

(). Входы сигнала разрешени  мультиплексоров 29V,...,29ц соединены с соответствующими разр дными выходами БПП 28. Разр дный вход БПП 28 подключен к разр дному выходу второго регистра пам ти 9. Программа БПП 28 обеспечиваем наличие логического О одновременно лишь на одном из его разр дных выходов, соответствующего старшему разр дному входу БПП 28. При отсутствии уровн  логической 1 на разр дном входе БПП 28, логический О по вл етс  на разр дном выходе

БПП 28, соединенном со входом сигнала разрешени  мультиплексора 29,.

Реверсивный счетчик 25 работающий после предустановки в режиме вычитани , осуществл ет деление периода TC входного сигнала или, что то же самое, умножение его частоты. На . тактовый вход реверсивного счетчика 25 поступают импульсы от управл емого генератора 24, частота повторени 

этих импульсов fyr

ту квантовани  f.

превьппает часто- V м №. раУ

0

5

0

5

0

5

Форму ла изо.бретени 

Claims (3)

1. Умножитель частоты, содержащий формирователь импульсов, генератор тактовых импульсов, первый и второй ключи, первый и второй счетчики , последовательно соединенные делитель частоты, фазовый детектор, фильтр нижних частот, управл емый генератор и реверсивный счет чик, выход которого соединен с входом дели- т ел  частоты, сигнальные выходы первого и второго ключей соедйне-ны с тактовыми входами соответственно первого и второго счетчиков, другой вход фазового детектора соединен с выходом формировател  импульсов, отличающийс  тем, что, с целью повьш1ени  точности умножени  при расширении диапазона умножаемых частот , введены последовательно соединенные управл емьй делитель частоты, первый триггер, первый одновибратор, второй одновибратор и вторвй триггер, последовательно соединенные третий одновибратор и четвертый одновибратор , последовательно соединенные преобразователь частота-код, первьй регистр пам ти, второй регистр пам ти и коммутатор, разр дный, выход которого подключен к предустановочному входу реверсивного счетчика, а также

п тый одновибратор, третий и четвертый регистры пам ти, при этом вход преобразовател  частота-код подклю- чен к входу управл емого делител  частоты и к выходу формировател  импульсов , сигнальные входы первого и второго ключей подключены к выходу генератора тактовьрс импульсов, управл ющие входы первого и второго ключей подключены соответственно к пр мому и инверсному выходам первого триггера, инверсньш выход первого триггера соединен с его D-входом и входом третьего одновибратора, выход четвертого одновибратора соединен с другим установочным входом второго триггера, входы обнулени  первого и второго счетчиков соединены с выходами соответственно второго и четвертого одновибраторов, разр дные входы третьего и четвертого регистров пам ти соединены с разр дными вьпсодами соответственно первого и

5

0

ра пам ти, а.инверсный выход п того одновибратора соединен с управл ющим входом преобразовател  частота-код.

2.Умножитель частоты по п.1, отличающийс  тем, что управл емый делитель частоты содержит последовательно соединенные блок программируемой пам ти и делитель частоты с переменньм коэффициентом делени , причем разр дный вход блока программируемой пам ти  вл етс  управл ющим входом управл емого делител  частоты, а тактовый вход делител  частоты с переменным коэффициентом делени   вл етс  входом управл емого делител  частоты, выход делител  частоты с переменным коэффициентом делени   вл етс  выходом управл емого делител  частоты.

3.Умножитель частоты по пп.1 и 2, отличающийс  тем, что коммутатор содержит блок программи

второго счетчиков, управл ющие входы 25 руемой пам ти и К мультиплексоров.

третьего и четвертого регистров пам ти соединены с выходами соответственно первого и третьего одновибраторов , первый и второй разр дные сигнальные входы коммутатора подключены к разр дным выходам соответственно третьего и.четвертого регистро в пам ти , управл ющий вход коммутатора соединен с инверсньм выходом второго триггера,, управл ющий вход реверсивного счетчика соединен с его выходом разр дный выход первого регистра пам ти подключен к управл ющему входу управл емого делител  частоты, выход которого подключен также к управл ющему входу первого регистра пам ти и входу п того одновибратора, пр мой выход п того одновибратора соединен с управл ющим входом второго регист0

5

0

причем первые и вторые группы входов К мультиплексоров соответственно объединены и  вл ютс  соответственно первым и вторым разр дными сигнальными входами коммутатора, входы управлени  К мультиплексоров объединены и  вл ютс  управл ющим входом коммутатора , а входы сигнала разрешени  мультиплексоров соединены с соответствующими разр дными выходами блока программируемой пам ти, разр дный вход которого,  вл етс  входом коммутатора , каждый из сигнальных выходов К мультиплексоров объединен с соответствующим сигнальным выходом каждого из других (К-1) мультиплексоров, при этом сигнальные выходы всех К мультиплексоров  вл ютс  разр дным выходом коммутатора.

Фие.г