SU1336023A1 - Микропроцессор - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к микропроцессорным системам с микропрограммным управлением , п может быть использовано в устройствах обработки телевизионного изображени . Целью изобретени   вл етс  повы- 1пение производительности микропроцессора. С этой целью в микропроцессор, содержащий первый блок 3 пам ти, регистр 1 микрокоманд и операционный блок 5, введены второй блок 4 пам ти и блок 2 син.хрони- зации и формировани  признаков, условий, содержащий регистр условий, мультиплексор условий, включающий дешифратор, группу элементов И п элемент ПЛИ, элементы И и элементы НЕ.7 ил. бнеш (Л СО оо 05 о ГчЭ ОО

Description

Изобретение относитс  к вычислительной техиике, а в частности к микропроцессорным системам с микропрограммным управлением , и может быть использовано в устройствах обработки телевизионного изображени .

Целью изобретени   вл етс  повышение производительности микропроцессора.

На фиг. 1 представлена функциональна  схема микропроцессора; на фиг. 2 - схема блока синхронизаци и обработки признаков; на фиг. 3 - алгорит.мы функционировани  микропроцессора; на фиг. 4 - алгоритм взаимодействи  блоков пам ти и микрокоманд регистра; на фиг. 5 и 6 - блок-схемы программы и распределени  микрокоманд в блоках пам ти соответственно; на фиг. 7 - операционный блок.

Микропроцессор содержит (фиг. I) регистр 1 микрокоманд, блок 2 синхронизации и формирвани  признаков условий, блоки 3 и 4 пам ти и операционный блок 5.

Блок 2 содержит (фиг. 2) регистр 6 условий , мультиплексор условий, включающий дешифратор 7, группу элементов И 8.1,..., 8.П и элемент ИЛИ 9, а также первый элемент НЕ I О, элементы И 11.1 и 11.2 и второй элемент НЕ 12.

Операционный блок 5 содержит (фиг. 7) восемь операционных элементов 13.1,..., 13.8, схему 14 ускоренного переноса и дешифратор 15. Элементы 13 могут быть выполнены в виде микросхем К 589ИК02, а схема 14 - в виде микросхемы К 589ИКОЗ.

Микропроцессор работает следующим образом .

Дл  выборки первой микрокоманды программы на вход начальной установки микропроцессора подаетс  импульс, который обнул ет регистр 1, а также устанавливает в начальное состо ние блок 2. В результате на адресные входы первого и второго блоков пам ти (блоки 3 и 4 соответственно ) поступает нулевой код с регистра 1, а на управл ющие входы блоков 3 и 4 поступают соответственно логические «О и «1 с первого и второго ВЬЕХОДОВ блока 2, т.е. разрешающий сигнал поступает на блок 4.

Таким образом, перва  микрокоманда программы должна размещатьс  по нулевому адресу блока 4. Ограничений на адреса остальных микрокоманд нет, за исключением требовани  размещать Две микрокоманды , следующие за условным переходом , по одному и тому же адресу в блоках 3 и 4. После по влени  первой микроко- .манды параллельно начинаютс  три процесса: выборка следующей микрокоманды по адресу, определ емому кодом адресного пол , первой микрокоманды (этому полю соответствуют первые выходы блоков 3 и 4), дешифраци  вида перехода (номера признака при условном переходе и номера блока пам ти при безусловном переходе) блоком 2 по сигналу управлени  из пол  услови  микрокоманды (поле микрокоманды, соответствующее четвертым выходам блоков 3 и 4) выполнение микроинструкций (Е) и выработка признаков ПРвмутр.) блоком 5 (например, в качестве признаков ПРвмутр. могут использоватьс  сигналы предварительных переносов , вырабатываемые в блока 5). К моменту окончани  выборки следующей микрокоманды блок 2 вырабатывает разрешающий сигнал на управл ющий вход одного из блоков 3 или 4, разреша  выдачу второй микроQ команды. С ее по влением начинаетс  второй такт работы микропроцессора. В микропроцессоре происход т полное наложение процедур выборки микрокоманды из пам ти (из блока 3 или 4) и выполнение микроинструкции (Е) в блоке 5 (в известном уст5 ройстве несмотр  на конвейерную организацию взаимодействи  микропрогра.м.много устройства управлени  и центрального процессора полного наложени  этих процедур не происходит). Это уменьшает длительность такта микропроцессора. Кроме того, условный переход осуществл етс  за один такт. Так как адрес обеих микрокоманд, следующих за условным переходом, одинаков, то он выдаетс  в микрокоманде с условным переходом, не дожида сь достоверности сиг5 нала признака (по состо нию которого произойдет ветвление); происходит выборка обеих микрокоманд параллельно с выполнением микрокоманды, по результату которой произойдет условный переход. К концу такта выборка обеих микрокоманд завершитс , вы0 полн етс  текуща  микрокоманда и формируетс  сигнал признака: взависимости от состо ни  признака в следующем такте выдаетс  одна из вь бранных .микроко.манд. Таким образом, отсутствует необходимость в выполнении дополнительного «пустого так5 та, присущего известному микропроцессору.

Блоки 2 и 5 микропроцессора, а также

внешние устройства управл ютс  сигналами

соответствующих полей микрокоманды. Дл 

нормальной работы этих блоков необходимо,

0 чтобы в течение такта в микрокоманде отсутствовали случайные состо ни , какие-либо переключени , т.е. достоверна  .микрокоманда , выдаетс  от начала такта до самого его конца. Дл  обеспечени  этого требовани  используетс  регистр 1 (фиг. 4). При

5 выдаче микрокоманды одним из блоков 3 или 4 эта микрокоманда записываетс  в регистр 1, в этот момент буфер регистра 1 отключен. Одновременно с этим начинаетс  выборка информации из блоков 3 и 4 по еле дующему адресу микрокоманды, т.е. актив0 ный блок пам ти (тот, который выдает текущую микрокоманду) через некоторое врем  начнет переключать свои состо ни  на выходах. Чтобы не допустить попаданий этих переключений на шину .микрокоманды (т.е. выдачи недостоверных состо ний в микроко манде в середине такта), буфер активного блока пам ти отключаетс . Синхронно включаетс  буфер регистра 1, который становитс  источником микрокоманды до конца

такта. Так как в регистр 1 занесена текуща  микрокоманда, то на шине микрокоманды переключений не происходит. К концу такта внутри блоков 3 и 4 завершитс  выборка информации и на буфер одного из этих блоков поступает разрешающий сигнал. Синхронно на буфер регистра 1 поступает запрещающий сигнал. В результате на шине микрокоманд по вл етс  очередна  микрокоманда . Синхронизаци  всех этих переключений осуществл етс  сигналами с выходов блока 2.

Регистр 1 необходим также дл  остановки циклов выборки микрокоманд из блоков 3 и 4 в режиме остановки всего микропроцессора . Дело в том, что первые выходы блоков 3 и 4 непосредственно соединены с их адресными входами. Такое соединение само по себе привело бы к автогенерации. Однако, если, име  регистр 1 во второй половине такта, когда микрокоманда записана в регистр 1 и выдаетс  им на шину микрокоманд «заморозить это состо ние, т.е. не подавать разрещающего сигнала на один из блоков 3 или 4 и не снимать разрешающий сигнал с регистра 1, то происходит остановка в процедуре выдачи

10

15

20

манда выдаетс  блоком 3. При безусловном переходе в блок 4 в поле услови  микрокоманды записываетс  состо ние . Нулевой выход дешифратора не используетс , т.е. на всех его выходах с 1-го по (n-f 1)-й будет логический «О, в результате очередна  микрокоманда выбираетс  из блока 4. Разрешающим сигналом дл  блоков 3 и 4 служит синхросигнал, проход щий через элемент И 11 - 1 или элемент И 11-2 на управл ющий вход блока 3 или 4. Кроме того по синхросигналу происходит запись микрокоманды в регистр 1. Синхросигнал, проход  через элемент НЕ 12, управл ет буфером регистра 1: в момент высокого уровн  синхросигнала логическа  «1 поступает на первый или второй выход блока 2 (открываетс  буфер одного из блоков 3 или 4), а на буфер регистра 1 поступает запрещающий сигнал, в момент нулевого уровн  синхросигнала на управл ющие входы блоков 3 и 4 поступает логический «О (т.е. буферы блоков 3 и 4 закрыты), а на управл ющий вход регистра 1 - логическа  «1, открывающа  его буферы. В этот момент возможна остановка микропроцессора (при «замораживании нулевого уровн  синмикрокоманд . Дл  остановки всего микропро 25 хросигнала).

цессора необходимо также прекратить пода-При реализации блока 2 возможны варичу синхроимпульсов на блок 5. Все это (т.е. полна  остановка микропроцессора) достига етс  прекращением подачи синхроимпульсов на соответствующий вход микропроцессора. Частный случай остановки - такт с «раст нутой длительностью (при работе с медленно действующими внешними устройствами ); дл  реализации которого достаточно задержать поступлени  очередного синхроимпульса на микропроцессор.

При условном переходе из пол  услови  микрокоманды в регистр 6 (фиг. 2) поступает номер i признака (,....,n), по состо нию которого происходит условный переход . Код этого пол  записываетс  в регистр 6, дешифрируетс  узлом 7 и состо ние i-ro признака через i-й элемент И 8-1 поступает на элемент ИЛИ 9. Если i-й признак равен логическому «О, то на выходе элемента 9 будет логический «О, а на выходе элемента НЕ 10 - логическа  «1. В этом случае открыт дл  прохождени  сигнала элемент И 11-2, выход которого управл ет буфером блока 4, т.е. условный переход по i-му признаку, равному логическому «О, произойдет в блок 4. Если i-й признак равен логической «1, то в результате будет открыт дл  прохождени  сигнала элемент И 11 - 1, т.е. условный переход произойдет в блок 3. При безусловном переходе в блок 3 в поле услови  микрокоманды записываетс  сост ние + 1. При дещифрации этого состо ни  логическа  «1 по вл етс  на соответствующем выходе дещифратора 7 и поступает на (п-|-1)-й вход элемента ИЛИ 9. В результате разрешающий сигнал поступает н  элемент И 11 - 1, т.е. микроко30

35

40

45

50

55

анты, обусловленные конкретными временными соотношени ми функционировани  блоков и элементов микропроцессора. Например , дл  увеличени  быстродействи  блока 2 (в тех случа х, когда остальные блоки работают более быстро) можно отказатьс  от дешифратора 7, записыва  в регистр 6 однопозиционный (унитарный) код. Это целесообразно при небольшом количестве признаков, так как унитарное кодирование увеличивает разр дность микрокоманды . Возможен вариант блока 2, в котором отсутствует регистр 6, в том случае, когда дещифратор 7 имеет больщую задержку (например , при большом количестве признаков); котора  замен ет конвейерную задержку регистра 6, т.е. дешифратор кроме функции дешифрации выполн ет функцию динамического элемента пам ти. В этом случае поле микрокоманды должно быть соединено с регистром 1 аналогично всем остальным пол м, так как необходимо сохранить состо ние пол  услови  до конца такта . Дешифратор 7 представл ет дл  дешифра дни врем , почти равное длительности такта (т.е. дешифратор 7 может быть, многоразр дным ).

При распределении микрокоманд в пам ти (фиг. 5 и 6) перва  микрокоманда Fi располагаетс  по нулевому адресу блока 4. В адресное поле первой микрокоманды записываетс  адрес второй микрокоманды (например , А1), в поле услови  - номер блока пам ти при безусловном переходе (О илг п+1) или номер признака (,...,n) при условном переходе. Пусть переход по второй микрокоманде F2 происходит в  чейку А1 бло0

5

0

манда выдаетс  блоком 3. При безусловном переходе в блок 4 в поле услови  микрокоманды записываетс  состо ние . Нулевой выход дешифратора не используетс , т.е. на всех его выходах с 1-го по (n-f 1)-й будет логический «О, в результате очередна  микрокоманда выбираетс  из блока 4. Разрешающим сигналом дл  блоков 3 и 4 служит синхросигнал, проход щий через элемент И 11 - 1 или элемент И 11-2 на управл ющий вход блока 3 или 4. Кроме того по синхросигналу происходит запись микрокоманды в регистр 1. Синхросигнал, проход  через элемент НЕ 12, управл ет буфером регистра 1: в момент высокого уровн  синхросигнала логическа  «1 поступает на первый или второй выход блока 2 (открываетс  буфер одного из блоков 3 или 4), а на буфер регистра 1 поступает запрещающий сигнал, в момент нулевого уровн  синхросигнала на управл ющие входы блоков 3 и 4 поступает логический «О (т.е. буферы блоков 3 и 4 закрыты), а на управл ющий вход регистра 1 - логическа  «1, открывающа  его буферы. В этот момент возможна остановка микропроцессора (при «замораживании нулевого уровн  син5 хросигнала).

0

5

0

5

0

5

анты, обусловленные конкретными временными соотношени ми функционировани  блоков и элементов микропроцессора. Например , дл  увеличени  быстродействи  блока 2 (в тех случа х, когда остальные блоки работают более быстро) можно отказатьс  от дешифратора 7, записыва  в регистр 6 однопозиционный (унитарный) код. Это целесообразно при небольшом количестве признаков, так как унитарное кодирование увеличивает разр дность микрокоманды . Возможен вариант блока 2, в котором отсутствует регистр 6, в том случае, когда дещифратор 7 имеет больщую задержку (например , при большом количестве признаков); котора  замен ет конвейерную задержку регистра 6, т.е. дешифратор кроме функции дешифрации выполн ет функцию динамического элемента пам ти. В этом случае поле микрокоманды должно быть соединено с регистром 1 аналогично всем остальным пол м, так как необходимо сохранить состо ние пол  услови  до конца такта . Дешифратор 7 представл ет дл  дешифра дни врем , почти равное длительности такта (т.е. дешифратор 7 может быть, многоразр дным ).

При распределении микрокоманд в пам ти (фиг. 5 и 6) перва  микрокоманда Fi располагаетс  по нулевому адресу блока 4. В адресное поле первой микрокоманды записываетс  адрес второй микрокоманды (например , А1), в поле услови  - номер блока пам ти при безусловном переходе (О илг п+1) или номер признака (,...,n) при условном переходе. Пусть переход по второй микрокоманде F2 происходит в  чейку А1 блока 4, тогда в поле услови  (УСЛ 1) первой микрокоманды должен быть записан нулевой код. Таким образом, полный код первой микрокоманды: А1, О F1, УСЛ1. Переход от второй микрокоманды к третьей также безусловный. Если третью микрокоманду расположить по адресу АО блока пам ти 3., то полный код второй микрокоманды равен АО, п+1, F2, УСЛ 2. От третьей микрокоманды происходит условный песинхровходу микропроцессора, отличающийс  тем, что, с целью повышени  производительности , он содержит второй блок пам ти, регистр условий, мультиплексор условий, два элемента И и два элемента НЕ, причем ад- 5 ресные входы первого и второго блоков пам ти соединены с третьим информационным выходом регистра микрокоманд, синхровход, вход сброса и выход регистра условий подключены соответственно к синхровходу и вхо

реход по признаку номер один (Пр. 1) к Q ду начальной установки микропроцессора и микрокоманде F4 при Пр. или к микро-адресному входу мультиплексора условий,

первый и второй информационные входы и выход которого соединены соответственно с выходом признака результата операционного блока, входом внешних условий микроА2 , причем микрокоманда F4 должна рас- 15 процессора и первым входом первого эле- полагатьс  в блоке 4, а F5 - в блокемента И, вход и выход первого элемента

3. Исход  из расположени  микрокоманд F4 и F5 и номера признака дл  условного перехода заполн ютс  адресное поле и по ле услови  микрокоманды F3, А2, 1 F3,

команде F5 при Пр 1 1.

Микрокоманды F4 и F5 должны быть расположены по одному адресу, например по

УСЛ 3 и т.д.

Claims (1)

1. Формула изобретени  Микропроцессор, содержащий первый

   НЕ подключены соответственно к выходу мультиплексора условий и первому входу второго элемента И, вторые входы первого и второго элементов И и вход второго элемен- та НЕ соединены с синхровходом микропроцессора , входы управлени  отк.тючением выходов первого и второго блоков па.м ти и регистра микрокоманд подключены к выходам соответственно первого и второго элементов

   блок пам ти, регистр микрокоманд и опера- 25 И и второго элемента НЕ, вход сброса ре- ционный блок, синхровход, информацион- гистра микрокоманд соединен с входом на- ный вход, первый и второй информацион-чальной установки микропроцессора, выходы

   ные выходы которого соединены соответст- пол  микроинструкций, пол  операции и венно с синхровходом микропроцессора, ин- пол  адреса первого и второго блоков па- формационным входом микропроцессора, м ти подключены соответсгвенно к первому, информационным и адресным выходами зо второму и третьему информационным вхо- микропроцессора, первый, второй информа- дам регистра микрокоманд, а также его пер- ционные выходы и синхровход регистра вому, второму и третьему информацион- микрокоманд подключены соответственно к ным выходам, а выходы пол  услови  пер- входу микроинструкций операционного блока, вого и второго блоков пам ти соединены с управл юш,ему выходу микропроцессора и информационным входом регистра условий.

   ПРёнеш Р$нут

   С Н.УСГ

   синхровходу микропроцессора, отличающийс  тем, что, с целью повышени  производительности , он содержит второй блок пам ти, регистр условий, мультиплексор условий, два элемента И и два элемента НЕ, причем ад- ресные входы первого и второго блоков пам ти соединены с третьим информационным выходом регистра микрокоманд, синхровход, вход сброса и выход регистра условий подключены соответственно к синхровходу и вхо

   ду начальной установки микропроцессора и адресному входу мультиплексора условий,

   С йыбрана перва  минрономанда

   ПнК

   Ho ja/to Выборки с/те- 8уюи4еи минрокомонды будзер 8н/7ю ен

   ПпК

   Продолжение ёыборни будоер отнлюи ен

   ПнК

   Уабершение ffuSopxu Sijipep

   С Выбрана след1/юща  пинроног-ганда j

   ( Выбрана нобо  микрокоманда J

   Записи пинрокопонды 5yip ер отключен

   fiuHpoHor-ганЗа

   выдаетс 

   пам тью

   г

   Зобершение записи буер ер включен

   Ма аа

   инрономан- а выдаете InoddepwuSo- етс ) 6yipep- ным регистром

   Byipep отн/1Н}чен

   Момент . возможной oc/no/ oSffu

   ( fmc/7J

   Фиг.5

   АО Al А2 AJ АЧ A5

   АО Al А2 ЛЗ

   АЧ А5

   Фиу.б i(-безразличное состо ние