SU1334377A1 - Устройство дл обнаружени ошибок цифрового сигнала - Google Patents

Description

1

Изобретение относитс  к технике электросв зи и может быть использовано в цифровых лини х св зи дл  контрол  линейного сигнала, передаваемого в кодах BIF, CMI и DMI.

Целью изобретени   вл етс  повышение помехоустойчивости устройства,

На фиг.1 представлена структурна  схема устройства дл  обнаружени  ошибок цифрового сигнала; на фиг,2 - временные диаграммы, иллюстрирзгющне работу устройства.

Устройство дл  обнаружени  ошибок цифрового сигнала содержит первый 1 и второй 2 элементы НЕ, первьш 3 и второй 4 элементы И, элементы ИЛИ 5 и 6, третий 7 и четвертый 8 элементы И, накопитель 9, дешифратор 10, коммутатор 11, блок 12 пам ти, блок

13вьщелени  максимального кода, блок

14выделени  минимального кода, элемент ИЛИ 15, 16 - 18 - входы устройства , выход 19 устройства.

Устройство работает следующим образом .

На вход 16 подаетс  последовательность импульсов с частотой следовани , равной двойной тактовой частоте (фиг.26), на вход 17 подаетс  информационна  последовательность цифровых сигналов (фиг.2а).

Цифрова  сумма в устройстве подсчитываетс  в накопителе 9. С выхода первого элемента НЕ 1 на вход накопител  9 поступают импульсы двойной тактовой частоты в инвер сном виде а на другие входы накопител  9 поступают разрешающие сигналы соответственно с выхода элементов И 7 и 8. При наличии на втором входе накопител  9 сигнала высокого уровн  в нем происходит процесс сложени  поступающих на первый вход импульсов. При наличии сигнала высокого уровн  на третьем входе накопител  9 в нем идет обратный процесс - вычитание из записанной суммы импульсов, поступающих на первый вход накопител  9. Сумма импульсов, содержаща с  в накопителе 9, отражаетс  состо нием его выходов. Таким образом, накопитель 9 может содержать цифровую сумму сигнала в коде в пределах от О до 2 дл  сигналов в кодах BIF и DMI и от О до 3 дл  кода CMI. Эти пределы цифровых сумм строго определ ютс  структурой сигналов в этих кодах при отсутствии ошибок.

343772

Дешифратор 10 предназначен дл  определени  состо ни  накопител  9, в частности высокий уровень сигнала на втором выходе дешифраторв 10 (фиг.2и) свидетельствует о наличии в накопителе 9 суммы, равной трем. Высокий уровень сигнала на первом выходе дешифратора 10 свидетельству-jQ ет о наличии суммы, равной двум

(фиг.2к), а высокий уровень на третьем выходе дешифратора 10 свидетельствует о наличии нул  (фиг.2л). Вс  эта информаци  с выходов дешифратора 15 10 поступает в блок 12 пам ти дл  последующего анализа. На первый вход блока 12 пам ти поступает через коммутатор 11 сигнал либо с второго, либо с первого выхода дешифратора

20

10. При наличии высокого уровн  на входе 18 устройства коммутатор 11

пропускает сигнал с второго выхода дешифратора 10, что соответствует анализу кода CMI. При низком уровне

на входе 18 устройства коммутатор 11 пропускает сигнал с первого выхода ешифратора 10, что соответствует режиму проверки кодов BIF и DMI. На вто- рой вход блока 12 пам ти посто нно поступает сигнал с третьего выхода дешифратора 10, а на третий - сигнал двойной тактовой частоты (фиг.2б), обеспечивающий запись информации в блок 12 пам ти.

Если блок 12 пам ти фиксирует наличие цифровой cyMivibi, отличной от максимальной или минимальной, то на его первом и втором выходах по вл ютс  сигналы высокого уровн  (фиг.2в,

г), поступающие на входы соответственно элементов И 3 и 4. Цифрова  сумма дл  сигнала в коде CMI (фиг.2а) проставлена под его временной диаграммой , а стрелками на фиг.2а помечены ошибочные символы сигнала в коде . Реакци  бпока 12 пам ти на изменение цифровой суммы сигнала (фиг. 2а) задержана на половину тактового интервала относительно сигнала из-за

задержек на четверть тактового интервала в накопителе 9 и блоке 12 пам - ти. При высоких уровн х на первых входах элементов И 3 и 4 (фиг.2в,г) элемент И 3 формирует выходной сигнал (фиг.2д) высокого уровн  при высоком уровне си гнала на входе 17 устройства (фиг.2а), поступающего на инверсный вход эдемента И 3 в инверсном виде с выхода второго элемента

НЕ 2, при низком уровне сигнала (фиг.2а) элемент И 3 формирует сигнал низкого уровн  , элемент И 4, наоборот , формирует сигнал (фиг.2е), в котором высокий уровень присутствует при низком уровне сигнала (фиг.2а), а низкий - при высоком уровне сигнала (фиг.2а). Высокий уровень сигнала , по вившийс  на выходе элемента И 3 (фиг.2д), приводит к по влению высокого уровн  на выходе элемента И 7 и разрешает сложение в накопителе 9, Высокий уровень сигнала на выходе элемент И 4 (фиг.2е) вызывает по вление высокого уровн  на выходе элемента И 8 и разрешает вычитание в накопителе 9.

Если блок 12 пам ти фиксирует максимальную цифровую сумму дл  данного кода, то на втором выходе блока 12 пам ти по витс  (с задержкой относительно сигнала на фиг.2а на половину тактового интервала) сигнал низкого уровн  (фиг.2в), который вызывает по вление низкого уровн  в выходном сигнале элемента И 3 (фиг.2д) независимо от уровн  цифрового сигнала (фиг.2а). В этом случае при отсутствии ошибок в цифровом сигнале (фиг.2а) на выходе элемента И 7 присутствует сигнал низкого уровн , запрещающий накопителю 9 производить суммирование. В это врем  на выходе элемента И 4 (фиг.2е), а значит и элемента И 8 присутствует сигнал высокого уровн , разрешающий вычитание в накопителе 9.

Если блок 12 пам ти фиксирует нулевую цифровую сумму, то на его первом выходе по витс  сигнал низкого уровн , вызывающий по вление низкого уровн  в выходном сигнале элемента И 4 (фиг.2е). В этом случае при отсутствии ошибок на выходе элемента И 8 присутствует сигнал низкого уровн , а на выходе элемента И 3 (фиг.2д), а значит и элемента И 7 присутствует сигнал высокого уровн , в результате накопитель 9 производит суммирование.

Из-за наличи  ошибок в цифровом сигнале (фиг.2а) возникают ситуации, когда в выходных сигналах элементов

нал низкого уровн  (фиг.2в), а низкий уровень сигнала (фиг.2е) на выходе элемента И 4 определ етс  высо КИМ уровнем сигнала (фиг.2а), либо при минимальной цифровой сумме, ког да элемент И 4 закрыт низким уровне сигнала (фиг.2г) на втором выходе блока 12 пам ти, а низкий уровень

10 сигнала (фиг.2д) на выходе элемента И 3 обусловлен низким уровнем сигнала (фиг.2а).

При одновременно низких уровн х сигналов (фиг.2д,е) на выходах эле15 ментов И 3 и 4 по вл етс  импульс высокого уровн  на выходе элемента ИЛИ 5 (фиг.2ж), если на втором выхо де блока 12 пам ти высокий уровень сигнала (фиг.2в) или по вл етс  им20 пульс высокого уровн  на выходе эле мента ИЛИ 6 (фиг.2з), если высокий |уровень сигнала имеетс  на первом выходе блока 12 пам ти (фиг.2г). Им пульсы высокого уровн  (фиг.2ж, з),

25 пройд  через элементы И 7 и 8, дополнительно разрешают накопителю 9 произвести соответственно одно слож ние или одно вычитание (в цифровой сумме, проставленной под временной

30 диаграммой на фиг.2а, эти дополнительные сложени  и вычитани  в отдельных тактовых интервала отражены в виде дробей, знаменатель которых цифрова  сумма после дополнительног

сложени  или вычитани ). 35 I

Блок 12 пам ти, кроме управлени  работой накопител  9, формирует на четвертом и третьем выходах сигнала (фиг.2н,м), представл ющие собой за

40 держанные на четверть тактового интервала сигналы нулевой цифровой су мы на третьем выходе дешифратора 10 (фиг.2л) и максимальной цифровой сум мы с выхода коммутатора 11 (в рас45 сматриваемом примере сигнала на фиг. 2 По импульсам высокого уровн  сигнал ( фиг.2м) блок 13 вьщелени  максимал ного кода формирует импульсы (фиг.2 при высо1 ом уровне сигнала на входе 17 устройства (фиг.2а). По импульса высокого уровн  сигнала (фиг.2н) бл вьщелени  минимального кода формиру ет импульсы (фиг.2п) при высоком уро не выходного сигнала второго элемен

50

И 3 и 4 (фиг.2д,е) одновременно при- gg НЕ 2, инверсного сигналу на фиг.2а,

сутствует низкий уровень. Эти ситуации возникают либо при максимальной цифровой сумме, когда на четвертом выходе блока 12 пам ти имеетс  сигБлок 15 формировани  сигнала ошибки объедин ет импульсы выходных сигналов блоков 13 и 14 вьщелени  максимального и минимального кодов (фиг.

нал низкого уровн  (фиг.2в), а низкий уровень сигнала (фиг.2е) на выходе элемента И 4 определ етс  высо- КИМ уровнем сигнала (фиг.2а), либо при минимальной цифровой сумме, когда элемент И 4 закрыт низким уровнем сигнала (фиг.2г) на втором выходе блока 12 пам ти, а низкий уровень

0 сигнала (фиг.2д) на выходе элемента И 3 обусловлен низким уровнем сигнала (фиг.2а).

При одновременно низких уровн х сигналов (фиг.2д,е) на выходах эле5 ментов И 3 и 4 по вл етс  импульс высокого уровн  на выходе элемента ИЛИ 5 (фиг.2ж), если на втором выходе блока 12 пам ти высокий уровень сигнала (фиг.2в) или по вл етс  им0 пульс высокого уровн  на выходе элемента ИЛИ 6 (фиг.2з), если высокий |уровень сигнала имеетс  на первом выходе блока 12 пам ти (фиг.2г). Импульсы высокого уровн  (фиг.2ж, з),

5 пройд  через элементы И 7 и 8, дополнительно разрешают накопителю 9 произвести соответственно одно сложение или одно вычитание (в цифровой сумме, проставленной под временной

0 диаграммой на фиг.2а, эти дополнительные сложени  и вычитани  в отдельных тактовых интервала отражены в виде дробей, знаменатель которых- цифрова  сумма после дополнительного

сложени  или вычитани ). 5 I

Блок 12 пам ти, кроме управлени  работой накопител  9, формирует на четвертом и третьем выходах сигнала (фиг.2н,м), представл ющие собой за0 держанные на четверть тактового интервала сигналы нулевой цифровой суммы на третьем выходе дешифратора 10 (фиг.2л) и максимальной цифровой суммы с выхода коммутатора 11 (в рас5 сматриваемом примере сигнала на фиг. 2и) . По импульсам высокого уровн  сигнала (фиг.2м) блок 13 вьщелени  максимального кода формирует импульсы (фиг.2о) при высо1 ом уровне сигнала на входе 17 устройства (фиг.2а). По импульсам , высокого уровн  сигнала (фиг.2н) блок вьщелени  минимального кода формирует импульсы (фиг.2п) при высоком уровне выходного сигнала второго элемента

0

НЕ 2, инверсного сигналу на фиг.2а,

Блок 15 формировани  сигнала ошибки объедин ет импульсы выходных сигналов блоков 13 и 14 вьщелени  максимального и минимального кодов (фиг.2о.

п), образу  сигнал (фиг,2р), каждый импульс которого соответствует одной ошибке в цифровом,сигнале (фиг.2а). Как видно из временных диаграмм (фиг.2), кажда  отдельна  ошибка в цифровом сигнале (фиг.2а) приводит к по влению только одного импульса на выходе блока 13 выделени  максимального кода (фиг.2о) или блока 14 выделени  минимального кода (фиг.2п), причем в том же полутактовом интервале , когда по вл етс  импульс на выходе блока 13 или 14; цифрова  сумма в накопителе 9 приводитс  к.нормальной величине, свойственной цифровому сигналу без ошибок.

Claims (1)

1. Формула изобретени 

   Устройство дл  обнаружени  ошибок цифрового сигнала, содержащее первый элемент НЕ, выход которого подключен к первому входу накопител , блок выделени  максимального кода и блок выделени  минимального кода,, второй элемент НЕ, выход которого соединен с инверсным входом первого элемента И и вторым входом блока вьщелени  минимального кода, выходы накопител  подключены к соответствующим входам дешифратора, первый и второй выходы которого подключены к соответствуюпгим входам коммутатора, выход которого соединен с первым входом блока пам ти , первый выход которого соединен с пр мым входом второго элемента И, вто- poft выход - с пр мым входом первого элемента И, третий и четвертый выходы блока пам ти подключены соответст™

   0

   5

   венно к второму входу .блока выделени  максимального кода и третьему входу блока выделени  минимального кода, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого подключен к выходу блока вЬщелени  максимального кода, а выход  вл етс  выходом устройства,., третий выход дешифратора подключен к второму входу блока пам ти, третий вход которого объединен с входом первого элемента НЕ и  вл етс  первым входом устройства, третий вход блока выделени  максимального кода объединен с инверсньп входом второго элемента И и входом второго элемента НЕ и  вл етс  вторым входом устройства, третий вход коммутатора  вл етс  тре0 тьим входом устройства, отличающеес  тем, что, с целью повышени  помехоустойчивости устройства, в него введены третий и четвертый элементы И и второй и третий элементы ИЛИ,

   5 выход первого элемента И подключен к первьм входам второго и третьего элементов ИЛИ и третьего элемента И, выход второго элемента И соединен с вторыми входами второго и третьего элементов ИЛИ и первым входом четвертого элемента И, третьи входы второго и третьего элементов ИЛИ подключены соответственно к второму и первому выходам блока пам ти, выходы второго и третьего элементов ИЛИ подключены к вторым входам соответственно третьего и четвертого элементов И, выходы которых соединены соответственно с вторым И третьим входами накопител .

   0

   5

   са

   СЭ

   иэ а «

   ) 3V:«5;t;:i.«5iJS:«X

   Редактор Н.Слобод ник

   Составитель О.Тюрина Техред В.Кадар

   Заказ 3980/57Тираж 901Подписное

   ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д, 4/5

   Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна ,4

   «SI

   J

   Корректор Л.Пилипенко