SU1332313A1 - Устройство дл вычислени тригонометрических функций - Google Patents

Description

1

Изобретение относитс  к вычислительной технике и может быть использовано в специализированных вычислител х .

Цель изобретени  - повышение быст родействи  за счет сокращени  числа требуемьпс дл  вычислени  операций.

На фиг,1 представлена функциональна  схема устройства; на фиг,2 - функциональна  схема блока управлени ; на фиг.З - функциональна  схема блока номера итераций; на фиг.4 - пример реализации схемы блока суммировани  и вычитани .

Устройство содержит первый 1, вто рой 2 и третий 3 регистры, первый 4 и второй 5 сумматоры-вычитатели, блок 6 суммировани  и вычитани , сум матор 7, первый 8 и второй 9 с двига- тели, -блок 10 пам ти итерационных констант, блок 11 номера итерации, блок 12 управлени , вход 13 ординаты вход 14 абсциссы, вход 15 угла, вход 16 запуска, первые информационные входы 17 - 19 соответственно первого второго и третьего регистров, выход 20 первого регистра, первый инфор- мационньй вход 21 первого сумматора- вычитател , выход 22 ВТОРОГО регистра , первый информационНьй вход 23 второго сумматора-вычитател , входы аргументов 24 и 25 соответственно первого и второго сдвигателей, выход 26 первого сдвигател , второй информационный вход 27 второго сумматора- вычитател , выход 28 второго сдвигател , второй информационный вход 29 первого сумматора-вычитател , выход 30 первого сумматора, второй инфор:- мационньш вход 31 первого регистра, выход 32 второго сумматора-вычитател  второй информационньй вход 33 второго регистра, выход 34 третьего регистра, первый информационный вход 35 блока суммировани  и вычитани , выход 36 блока пам ти итерационных констант, второй информационный, вход 37 блока суммировани  и вычитани , выход 38 знакового разр да блока суммировани  и вычитани , управл ющий вход 39 блока суммировани  и вьиитани ,, управл ющие входы 40 и 41 соответственно второго и первого сум маторов-вычитателей, вход 42 запуска блока управлени , первый тактовый выход 43 блока управлени , первый тактовый вход 44 блока суммировани  и вычитани , второй тактовый выход

323132

45 блока управлени , второй тактовьш вход 46 блока суммировани  и вычитани , третий тактовый выход 47 блока управлени , третий тактовый вход 48 блока суммировани  и вычитани ,синх- ронизирующие входы 49 и 50 соответственно первого и второго регистров, стробирующий вход 51 блока -пам ти 10 итерационных констант, выход 52 признака нул  разности блока номера итерации , вход 53 анализа состо ни  блока управлени , выход 54 блока номера итерации, входы 55 и 56 вели- 15 чины сдвига соответственно первого

и второго сдвигателей, адресный вход 57 блока пам ти итерационных конс- тант, информационный выход 58 блока суммировани  и вычитани , вход 59 20 первого слагаемого сумматора, выход 60 сумматора, вход 61 блока номера итерации, вход 62 второго слагаемого сумматора.

Блок суммировани  и вычитани  со- 25 держит первый коммутатор 63, первьш

сумматор 64, первый регистр 65, второй коммутатор 66, второй сумматор 67, второй регистр 68, первый 69 и второй 70 элементы НЕ, элемент ° ИЛИ 71..

Блок номера итерации содержит группу 72 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, шифратор номера итераций 73.

Блок управлени  содержит генератор 35 74 тактовых импульсов, первьй 75, второй 76, третий 77 элементы И, триггер 78.

Устройство функционирует следующим образом.

В ходе вычислений прин ты следующие обозначени :

sin(X) - СИНУС (X); cos(X) - КОСИНУС (Х); arctg(X) - AT (Х);

45 sign(X) - ЗНАК (X); А - угол (аргумент , аргументна  разность); В - ордината вектора (синус); С - абсцисса вектора (косинус); Р е +1 i оператор направлени  поворота векто gQ pa; Е - номер выполн емой итерации; ф(Х) - преобразование формировани  номера Е старшей значащей цифры числа X; АТ(2 ) -.угол, на который поворачиваетс  вектор на Е-й итерации;

ее Хд - л-е значение аргумента во входном потоке; Хд,- (л+1)-е - значение аргумента во входном потоке.

Значени  переменных до начала вычислений:

А X, ;

В СИНУС (Хд);

(1)

(2)

С КОСИНУС (XJ.(3)

Алгоритм вычислени  СИНУС (Х ) 5 КОСИНУС (X ) .

Начальна  установка:

„; ()

(А).(5)

(1,5 А);(б)

. (AT(2 f));(7)

B: B-t-P-C- ; .(8)

.В-2

(9)

если А Q, то идти к 1, иначе - заключительна  установка:

(10)

Af1

Конец. Результаты:

. . (11)

В СИНУС (X,,,); (12) С КОСИНУС (Хд, ) . (13)

в исходном положении в блоке 6 суммировани  и вычитани  находитс  аргумент , в первом 1 и втором 2 регистрах - соответственно В СИНУС (Хд и С КОСИНУС (Хд). Таким образом , реализованы выражени  (1),(2), (3).

В начале вычислений в третий регистр 3 заноситс  очередное значение аргумента X, , .

Далее по сигналу, поданному на вход 16 запуска устройства, блок 12 управлени  включаетс  в работу.

По сигналу с первого тактового выхода 43 блока 12 управлени , который поступает на первый тактовый вход 44 блока суммировани  и вычитани  , в нем формируетс  разность А очередного Х и. предьщущего Х зна- чений аргумента. Таким образом, реализуетс  начальна  установка алгоритма (4).

Затем блок I2 управлени  вырабатывает последовательность сигналов на своем втором тактовом выходе 45. Эти сигналы поступают на второй тактовый вход 46 блока 6 суммировани . и вьиитани  на вход 49 первого регист- ра 1, на вход 50 второго регистра 2, на стробирующий вход 51 блока 10 пам ти итерационных констант и синхронизируют их работу.

1332313

5

0

5

0

5

0

0

5

Под воздействием каждого синхросигнала реализуютс  одна итераци  алгоритма (5) - (9). Режимы работы (сложение или вычитание) первого 4, второго 5, третьего 6 сумматоров-вы- читателей задает сигнал с выхода 38 знакового разр да третьего сумматора б - выражение (З).

На каждой итерации сумматор 7 умножает аргументную разность А на коэффициент 1,5. Полученное модифицированное значение 1 ,5 -А аргументной разности анализируетс  блоком 11 номера итерации, на выходах 54 которого формируетс  номер Е выполн емой итерации - выражение ( 6 ).

По этому номеру Е из блока 10 пам ти итерационных констант считываетс  соответствующа  арктангенс- на  константа AT(2 ), а в первом 8 и втором 9 сдвигател х выполн етс  сдвиг соответственно ординаты В и абсциссы С вектора на Е разр дов вправо.

На первом 4 и втором 5 суммато- рах-вычитател х и блоке 6 суммировани  и вычитани  и формируютс  новые значени  соответственно ординаты В, абсциссы С и аргументной разности А, которые фиксируютс  соответственно на первом 1, втором 2 регистрах и в блоке 6 суммировани  и выполнени , Таким образом, реализуютс  выражени  (8), (9) и (7) .

Все итерации выполн ютс  в устройстве аналогично рассмотренному процессу .

Итерационный процесс прекращаетс , когда аргументна  разность А становитс  равной нулю, что обнаруживаетс  блоком 11 номера итерации , который формирует сигнал признака окончани  итерационного процесса на выходе 52. Этот сигнал поступает на вход 53 анализа состо ни  блока 12 управлени  и обрывает последовательность сигналов на его втором выходе 45.

Блок 12 управлени  формирует сигнал на своем третьем тактовом выхр- де 47. Этот сигнал поступает на третий тактовьй вход 48 блока 6 суммировани  и вычитани , в результате значение аргумента X ., принимаетс  из третьего регистра 3 в блок 6 суммировани  и вычитани . Таким образом реализуетс  заключительна  установка алгоритма - выражение (10). На

этом блок 12 управлени  заканчивает работу.

В третьем сумматоре 6 находитс  аргумент А Х , в первом 1 и втором 2 регистрах соответственно В СИНУС (Х,) иС КОСИНУС {Х, ) . Это - результаты вычислений. Таким образом, реализуютс  выражени  (П), (12) и (13).

Блок управлени  работает следую- . щим образом.

При подаче сигнала Пуск на первый вход 42 блока управлени  триггер 78 устанавливаетс  в состо ние Лог.1 и разрешает прохождение им-; пульсов с.выхода генератора тактовых импульсов через элемент И 75. Одновременно сигнал Пуск поступает на первый тактовый выход 43 блока управлени , в результате чего выполн етс  выражение (4).

Если на входе 53 анализа состо ни  блока управлени  имеетс  сигнал

состо ни  Лог.О , что  вл етс  приз- 25 ции, содержащий шифратор номера

наком неравенства нулю аргументной разности (А/ о), то третий элемент И 77 заблокирован, а импульсы с выхода первого элемента И 75 через второй элемент И 76 поступают на второй трактовый выход 45 блока управлени . Под воздействием этих импульсов вы- полн ютс  итерации в соответствии с выражени ми (5). . . (э),

При выполнении услови  равенства нулю аргументной разности () на втором входе 53 блока управлени  состо ние Лог.О измен етс  на состо ние Лог.1, в результате чего блокируетс  второй элемент И 76, а очередной импульс с выхода первого элемента И 75 через третий элемент И 77 поступает на третий тактовый выход 47 блока управлени , в результате чего выполн етс  выражение (10). Одновременна этот же импульс устанавливает триггер 78 в состо ние Лог.О, в результате блокируетс  прохождение синхроимпульсов через первый элемент И 75 - устройство закончило работу.

Блок номера итерации функционирует следующим образом.

Группа 72 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ предназначена дл  преобразовани  модифицированного значени  аргументной разности 1,, которое может быть как положительным, так и отри- цательным, в такое положительное чис

ло D, у которого в разр де, соответствующем старшей значащей цифре модифицированного значени  аргументной разности 1,5 А, стоит единица, а в разр дах, расположенных слева от нее, сто т нули.

К выходам элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы.72 подключен шифратор номера итерации, который при отсутствии единицы в старших разр дах анализируемого числа формирует код номера старшей значащей единицы модифицированного значени  аргументной разности, т.е. Е Ф(1,5 А).

Claims (1)

1. Устройство дл  вычислени  три- гонометрических функций, содержащее три регистра, два сумматора-вычита- тел  и блок суммировани  и вычитани , два сдвигател , блок пам ти итерационных констант, блок номера итера0

0

итерации и блок управлени , содержащий генератор тактовых импульсов, причем входы ординаты, абсциссы и угла устройства соединены с первыми информационными входами первого, второго и третьего регистров, выходы первого и второго регистров соединены с первыми информационными входами соответственно первого и вто рого 5 сумматоров-вычитателей, вторые информационные входы которых соединены с выходами соответственно второго и первого сдвигателей, информационные входы которых соединены с выходами соответственно второго и первого ре- гис:тров, вторые информационные входы которых соединены с выходами соответственно второго и первого сумматоров- вычитателей, управл ющие входы пер- вого, второго и третьего сумматоров- вычитателей соединены с выходом знакового разр да блока суммировани  и вычитани , первый и второй информа- ционные входы которого соединены с выходами соответственно третьего регистра и блока пам ти итерационных констант, информационные входы треть- его регистра соединены с входом аргумента устройства, адресные входы бло- - ка пам ти объединены с входами величи- ,ны сдвига первого и второго сдвигателей и соединены с выходом блока номера итерации, выход признака нул  разности блока номера итерации соединен

5

0

5

с входом режима анализа состо ни  блока управлени , вход запуска которого соединен с одноименным входом устройства, первый тактовый выход блока управлени  соединен с одноименным входом блока суммировани  и вычитани , второй тактовьй выход блока управлени  соединен с одноименным входом блока суммировани  и вычитани , с синхронизирующими входами первого и второго регистров и строби руюпдим входом .блока пам ти итерационных констант, отличающеес  тем, что, с целью повышени  быстродействи  за счет сокращени  числа итераций вычислени , в него дополнительно введен сумматор, а блок управлени  дополнительно содержит триггер и три элемента И, а блок номера итерации - группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, причем выход блока суммировани  и вычитани  соединен с входом первого слагаемого сумматора и со сдвигом на один разр д в сторону младших разр дов с входом второго слагаемого сумматора , выход сумматора соединен с входом блока номера итерации, вход запуска блока управлени  соединен с входом установки триггера, пр мой выход которого и выход генератора тактовых импульсов соединены соответственно с первым и вторым входами первого элемента И,выход которого соединен с первыми входами второго и третьего элементов И, второй инверсный вход второго элемента И и второй вход третьего элемента И соединены с входом режима анализа состо ни  блока управлени , выход третьего элемента И соединен с входом сброса триггера и с третьим тактовым выходом блока управлени , первый и второй тактовые выходы которого соединены соответственно с входом запуска и выходом второго элемента И блока управлени , причем j-й вход блока номера итерации (,...,п+1) соединен с первым входом j-ro элемента ИСКЛЮЧАЮЩЕЕ или группы и вторым входом (j-l)-ro элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы, первый вход первого и

0

второй вход (п+1)-го элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с первым и (п+1)-м входами блока но- мера итерации, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ Труппы соединены с входами шифратора номера итерации, выход которого  вл етс  выходом блока номера итерации.

2 .Устройство по п. 1 , отличающеес  тем, что блок суммирова- . ни  и вычитани  содержит два регистра , два сумматора, два коммутатора,

f. два элемента НЕ и элемент ИЛИ, причем первый информационный вход блока соединен с первым информационным и. с инверсным вторым информационным входами первого коммутатора, выход которого соединен с входом первого слагаемого первого сумматора, вход второго слагаемого которого соединен с выходом первого регистра, информационные входы которого соединены

5 с выходами второго коммутатора, пер--: вьш информационньй вход которого соединен с выходом первого сумматора, второй информационный вход второго коммутатора соединен с выходом второ0 го сумматора, вход первого слагаемого которого соединен с инверсными выходами второго регистра, вход второго слагаемого второго сумматора соединен с вторым информационным входом блока и с информационным входом второго регистра, управл ющий вход блока соединен с первым управл ющим входом первого коммутатора и через элемент НЕ - с вторым управл ющим входом первого коммутатора, первый тактовый вход блока соединен с первым входом элемента ИЛИ, с первым управл ющим входом второго коммутатора и через элемент НЕ - с вторым управл ющим входом второго коммутатора , второй и третий тактовые входы блока соединены соответственно с вторым входом элемента ИЛИ и синхронизирующим входом второго регистра соответственно, информационный выход и выход знакового разр да первого регистра соединены с одноименными выходами блока.

5

0

5

0

647

liS

72

I| 2f

31

n-rn

67

fj-mt

L -1

T

r-€

Lj

/7

a

7

Фиг. З

8 58

Составитель С.Куликов Редактор Е.Папп Техред и.Попович Корректор Л.Патай

V

Заказ 3833/44 Тираж 672Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д.4/5

Производственно-полиграфическое предпри тие, г.Ужгород, ул. Проектна , А

ФигЛ