RU2665255C1 - Устройство для сравнения двоичных чисел - Google Patents

Устройство для сравнения двоичных чисел Download PDF

Info

Publication number
RU2665255C1
RU2665255C1 RU2018104330A RU2018104330A RU2665255C1 RU 2665255 C1 RU2665255 C1 RU 2665255C1 RU 2018104330 A RU2018104330 A RU 2018104330A RU 2018104330 A RU2018104330 A RU 2018104330A RU 2665255 C1 RU2665255 C1 RU 2665255C1
Authority
RU
Russia
Prior art keywords
output
input
group
elements
inputs
Prior art date
Application number
RU2018104330A
Other languages
English (en)
Inventor
Наталия Валентиновна Богданова
Виктор Алексеевич Титов
Сергей Владимирович Михайлов
Любовь Фроловна Сивцева
Original Assignee
Государственное бюджетное профессиональное образовательное учреждение города Москвы "Политехнический колледж им. Н.Н. Годовикова"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Государственное бюджетное профессиональное образовательное учреждение города Москвы "Политехнический колледж им. Н.Н. Годовикова" filed Critical Государственное бюджетное профессиональное образовательное учреждение города Москвы "Политехнический колледж им. Н.Н. Годовикова"
Priority to RU2018104330A priority Critical patent/RU2665255C1/ru
Application granted granted Critical
Publication of RU2665255C1 publication Critical patent/RU2665255C1/ru

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/02—Comparing digital values
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
    • G06F7/485—Adding; Subtracting
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
    • G06F7/72—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using residue arithmetic
    • G06F7/729—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using residue arithmetic using representation by a residue number system

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Analysis (AREA)
  • Pure & Applied Mathematics (AREA)
  • Mathematical Optimization (AREA)
  • Computational Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Complex Calculations (AREA)

Abstract

Изобретение относится к области цифровой вычислительной техники и автоматики. Технический результат заключается в повышении быстродействия устройства для сравнения двоичных чисел. Технический результат достигается за счет устройства для сравнения двоичных чисел, содержащего первую группу элементов И 2i, группу 3i (i=1…n) элементов СЛОЖЕНИЕ ПО MOD2, первый и второй входы i-го элемента (i=1…n) СЛОЖЕНИЕ ПО MOD2, второй элемент И 1, третий элемент И 5, группу четвертых элементов И 4i (i=1…n), первый элемент ИЛИ 6, пятый элемент И 7, второй элемент ИЛИ 8, первый триггер 9, второй триггер 10, третий триггер 11, третий элемент ИЛИ 12. 1 ил.

Description

Изобретение относится к области цифровой вычислительной техники и автоматики и может быть использовано для анализа и сложения двоичных кодов в блоках и устройствах ЭВМ.
Известны способы и устройства сравнения и сложения двоичных кодов, заключающиеся в последовательном выполнении элементарных операций приема и сравнения кодов чисел в схемах, содержащие триггерные регистры, элементы СЛОЖЕНИЕ ПО MOD2, элементы формирования переноса в каждом разряде.
Способы и устройство сравнения и суммирования двоичных кодов детально рассмотрены в кн.: Карцев М.А. «Арифметика цифровых машин». М.: изд-во «Наука», 1969 г., с. 247-252, рис. 2.45 и Дроздов Е.А. и др. «Электронные вычислительные машины Единой системы». М.: изд-во «Машиностроение», 1981 г., с. 76-80. При увеличений разрядности сложность этих схем сравнения быстро растет и существенно снижается их надежность. Поэтому для сравнения многоразрядных чисел используют следующий алгоритм. Сначала сравнивают значения старших разрядов: если они различны, то эти разряды и определяют результаты сравнения; если же они равны, то необходимо сравнивать следующие за ними последующие младшие разряды и т.д.
Общим недостатком известных устройств является необходимость использования трех регистров, выполненных на основе RS-триггеров, и затрат не менее четырех-пяти временных тактов для выполнения операции сравнения. Это определяет малое быстродействие работы и большие затраты оборудования для построения устройства.
Наиболее близким, принятым за прототип, является устройство [1], содержащее четыре элемента СЛОЖЕНИЕ ПО MOD2, четыре замыкающих ключа и четыре размыкающих ключа.
Недостатком прототипа является ограниченность разрядности сравниваемых кодов и низкое быстродействие, зависящее от разрядности сравниваемых кодов.
Задача изобретения - создать устройство, обеспечивающее расширение функциональных возможностей за счет обработки n-разрядных кодов для сравнения и повышение среднего быстродействия устройства.
Это решение достигается тем, что в устройство, содержащее первую группу элементов И 2i (i=1…n, где n - разрядность сравниваемых двоичных кодов чисел А и В), группу 3i (i=1…n) элементов СЛОЖЕНИЕ ПО MOD2, первый и второй входы i-го элемента (i=1…n) СЛОЖЕНИЕ ПО MOD2 соединены соответственно с 13i (i=1…n) и 14i (i=1…n) входами устройства, вход 13i (i=1…n) подсоединен к первому входу элемента И 2i (i=1…n), отличающееся тем, что в него дополнительно введены второй элемент И 1, третий элемент И 5, группа четвертых элементов И 4i (i=1…n), первый элемент ИЛИ 6, пятый элемент И 7, второй элемент ИЛИ 8, первый триггер 9, второй триггер 10, третий триггер 11, третий элемент ИЛИ 12, вход 15 устройства подсоединен к первому входу второго элемента И 1, второй вход которого подсоединен к инверсному выходу третьего элемента ИЛИ 12, а выход - к первому входу третьего элемента И 5, к управляющим входам первой группы элементов И 21 и к первому входу четвертой группы элементов И 41, второй вход третьего элемента И 5 подсоединен к выходу элемента 31 СЛОЖЕНИЕ ПО MOD2, а выход - к управляющим входам первой группы элементов И 22 и к первому входу четвертой группы элементов И 42, входы устройства 13i (i=1…n) подсоединены к инверсным входам четвертой группы элементов И 4i, входы устройства 14i (i=1…n) подсоединены к инверсным входам первой группы элементов И 2i, выходы i-го элемента (i=2…n) СЛОЖЕНИЕ ПО MOD2 3i подсоединены к одноименным входам пятого элемента И 7, к управляющим входам первой группы элементов И 2i (i=2…n) и четвертой группы элементов И 4i, вторые входы четвертой группы элементов И 4i (i=2…n) подсоединены к входам устройства 14i (i=1…n), выходы четвертой группы элементов И 4i подсоединены к одноименным входам второго элемента ИЛИ 8, выход которого подсоединен к входу третьего триггера 11, выход которого является выходом 19 устройства и подсоединен к первому входу третьего элемента ИЛИ 12, выход пятого элемента И 5 подсоединен к первому входу пятого элемента И 7, выход которого подсоединен к входу второго триггера 10, выход которого является выходом 18 устройства и подсоединен к второму входу третьего элемента ИЛИ 12, выходы первой группы элементов И 2i (i=1…n) подсоединены к одноименным входам первого элемента ИЛИ 6, выход которого подсоединен к входу первого триггера 9, выход которого является выходом 17 устройства и подсоединен к третьему входу третьего элемента ИЛИ 12, прямой выход которого является выходом 16 окончания работы устройства.
Проведенный поиск в известной научно-технической литературе не выявил наличие подобных технических решений.
Сущность изобретения поясняется чертежом (фиг. 1), где представлены элемент И 1, группа элементов И 21 … И 2n, группа элементов СЛОЖЕНИЕ ПО MOD2 31…3n, группа элементов И 41 … И 4n, элемент И 5, элемент ИЛИ 6, элемент И 7, элемент ИЛИ 8, триггер 9, триггер 10, триггер 11, элемент ИЛИ 12, входы 131…13n, входы 141…14n, вход 15, выход 16, выход 17, выход 18, выход 19.
В исходном состоянии на входы 131…13n подается двоичный код числа А (на a1 поступает старший разряд), а на входы 141…14n подается двоичный код числа В (на b1 поступает старший разряд). В случае равенства кодов (А=В) на выходах элементов СЛОЖЕНИЕ ПО MOD2 31…3n будет единичный сигнал, который, кроме первого, подается на одноименный вход элемента И 7. Триггеры 9, 10 и 11 находятся в нулевом состоянии.
Работа предлагаемого устройства осуществляется следующим образом. На его пусковой вход 15 подается единичный сигнал, после чего в случае равенства кодов (если А=В) на инверсных выходах элементов СЛОЖЕНИЕ ПО MOD2 31…3n будет единичный сигнал, который, кроме первого, подается на одноименный вход элемента И 7, а с выхода элемента СЛОЖЕНИЕ ПО MOD2 31 единичный сигнал через открытый элемент И 5 подается на одноименный вход элемента И 7.
В случае неравенства кодов (если a1>b1) на первом входе элемента И 21 будет единичный сигнал (так как a1=1), на втором (управляющем) входе элемента И 21 будет единичный пусковой сигнал с выхода элемента И 1, на третьем инверсном входе элемента И 21 будет нулевой сигнал, так как b1=0. Поэтому на выходе элемента И 21 будет единичный сигнал, который через элемент ИЛИ 6 устанавливает в единичное состояние триггер 9. Единичный сигнал на выходе триггера 9 поступает на выход 17 устройства и на одноименный вход элемента ИЛИ 12, с инверсного выхода которого нулевой сигнал закрывает элемент И 1. С прямого выхода элемента ИЛИ 12 единичный сигнал поступает на выход 16 - конец работы устройства.
Аналогично в случае неравенства кодов (если a1<b1) на первом инверсном входе элемента И 41 будет нулевой сигнал (a1=0), на втором (управляющем) входе элемента И 41 будет единичный пусковой сигнал с выхода элемента И 1, на третьем входе элемента И 41 будет единичный сигнал, так как b1=1. Поэтому на выходе элемента И 41 будет единичный сигнал, который через элемент ИЛИ 8 устанавливает в единичное состояние триггер 11. Единичный сигнал на выходе триггера 11 поступает на выход 19 устройства и на одноименный вход элемента ИЛИ 12, с инверсного выхода которого нулевой сигнал закрывает элемент И 1. С прямого выхода элемента ИЛИ единичный сигнал поступает на выход 16 - конец работы устройства.
В случае равенства a1=b1 на выходе элемента И 5 будет единичный сигнал, который подается на одноименный вход элемента И 7 и на управляющие входы элемента И 22 и элемента И 42, после чего сравнение очередных двух младших разрядов чисел А и В будет продолжаться аналогично. При этом с выхода элемента 31 единичный сигнал через открытый элемент И 5 подается на одноименный вход элемента И 7.
Единичный сигнал на выходе элемента И 7 устанавливает в единичное состояние триггер 10. Единичный сигнал на выходе триггера 10 поступает на выход 18 устройства и на одноименный вход элемента ИЛИ 12, с инверсного выхода которого нулевой сигнал закрывает элемент И 1. С прямого выхода элемента ИЛИ единичный сигнал поступает на выход 16 - конец работы устройства.
Таким образом, минимальное время Тзад работы устройства равно времени задержки сигнала элементами И1, И 2, ИЛИ 6 и триггером 9, а среднее время составляет (Тзад*n)/2, где n - разрядность сравниваемых кодов.
Результатом работы устройства являются единичные сигналы на выходах 17 - (если А>В), 18 - (если А=В), 19 - (если А<В) и 16 - конец работы устройства.
Использованные источники
1. SU N 2504825, кл. G06F 7/02.

Claims (1)

  1. Устройство для сравнения двоичных чисел, содержащее первую группу элементов И 2i (i=1…n, где n - разрядность сравниваемых двоичных кодов чисел А и В), группу 3i (i=1…n) элементов СЛОЖЕНИЕ ПО MOD2, первый и второй входы i-го элемента (i=1…n) СЛОЖЕНИЕ ПО MOD2 соединены соответственно с 13i (i=1…n) и 14i (i=1…n) входами устройства, вход 13i (i=1…n) подсоединен к первому входу элемента И 2i (i=1…n), отличающееся тем, что в него дополнительно введены второй элемент И 1, третий элемент И 5, группа четвертых элементов И 4i (i=1…n), первый элемент ИЛИ 6, пятый элемент И 7, второй элемент ИЛИ 8, первый триггер 9, второй триггер 10, третий триггер 11, третий элемент ИЛИ 12, вход 15 устройства подсоединен к первому входу второго элемента И 1, второй вход которого подсоединен к инверсному выходу третьего элемента ИЛИ 12, а выход - к первому входу третьего элемента И 5, к управляющим входам первой группы элементов И 21 и к первому входу четвертой группы элементов И 41, второй вход третьего элемента И 5 подсоединен к выходу элемента 31 СЛОЖЕНИЕ ПО MOD2, а выход - к управляющим входам первой группы элементов И 22 и к первому входу четвертой группы элементов И 42, входы устройства 13i (i=1…n) подсоединены к инверсным входам четвертой группы элементов И 4i, входы устройства 14i (i=1…n) подсоединены к инверсным входам первой группы элементов И 2i, выходы i-го элемента (i=2…n) СЛОЖЕНИЕ ПО MOD2 3i подсоединены к одноименным входам пятого элемента И 7, к управляющим входам первой группы элементов И 2i (i=2…n) и четвертой группы элементов И 4i, вторые входы четвертой группы элементов И 4i (i=2…n) подсоединены к входам устройства 14i (i=1…n), выходы четвертой группы элементов И 4i подсоединены к одноименным входам второго элемента ИЛИ 8, выход которого подсоединен к входу третьего триггера 11, выход которого является выходом 19 устройства и подсоединен к первому входу третьего элемента ИЛИ 12, выход пятого элемента И 5 подсоединен к первому входу пятого элемента И 7, выход которого подсоединен к входу второго триггера 10, выход которого является выходом 18 устройства и подсоединен к второму входу третьего элемента ИЛИ 12, выходы первой группы элементов И 2i (i=1…n) подсоединены к одноименным входам первого элемента ИЛИ 6, выход которого подсоединен к входу первого триггера 9, выход которого является выходом 17 устройства и подсоединен к третьему входу третьего элемента ИЛИ 12, прямой выход которого является выходом 16 окончания работы устройства.
RU2018104330A 2018-02-05 2018-02-05 Устройство для сравнения двоичных чисел RU2665255C1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2018104330A RU2665255C1 (ru) 2018-02-05 2018-02-05 Устройство для сравнения двоичных чисел

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2018104330A RU2665255C1 (ru) 2018-02-05 2018-02-05 Устройство для сравнения двоичных чисел

Publications (1)

Publication Number Publication Date
RU2665255C1 true RU2665255C1 (ru) 2018-08-28

Family

ID=63459712

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2018104330A RU2665255C1 (ru) 2018-02-05 2018-02-05 Устройство для сравнения двоичных чисел

Country Status (1)

Country Link
RU (1) RU2665255C1 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2803639C1 (ru) * 2023-05-11 2023-09-18 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Устройство сравнения двоичных чисел

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2389064C1 (ru) * 2008-12-17 2010-05-10 Борис Михайлович Власов Способ и устройство суммирования и вычитания двоично-десятичных кодов
RU2475812C1 (ru) * 2011-12-28 2013-02-20 Федеральное государственное автономное образовательное учреждение высшего профессионального образования "Национальный исследовательский ядерный университет "МИФИ" (НИЯУ МИФИ) Устройство для умножения чисел в коде "1 из 4"
US20130117341A1 (en) * 2011-11-09 2013-05-09 Silminds, Llc, Egypt Decimal elementary functions computation
RU2504825C1 (ru) * 2012-07-20 2014-01-20 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Устройство сравнения двоичных чисел
US20150339103A1 (en) * 2012-05-19 2015-11-26 Eric B. Olsen Product summation apparatus for a residue number arithmetic logic unit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2389064C1 (ru) * 2008-12-17 2010-05-10 Борис Михайлович Власов Способ и устройство суммирования и вычитания двоично-десятичных кодов
US20130117341A1 (en) * 2011-11-09 2013-05-09 Silminds, Llc, Egypt Decimal elementary functions computation
RU2475812C1 (ru) * 2011-12-28 2013-02-20 Федеральное государственное автономное образовательное учреждение высшего профессионального образования "Национальный исследовательский ядерный университет "МИФИ" (НИЯУ МИФИ) Устройство для умножения чисел в коде "1 из 4"
US20150339103A1 (en) * 2012-05-19 2015-11-26 Eric B. Olsen Product summation apparatus for a residue number arithmetic logic unit
RU2504825C1 (ru) * 2012-07-20 2014-01-20 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Устройство сравнения двоичных чисел

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2803639C1 (ru) * 2023-05-11 2023-09-18 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Устройство сравнения двоичных чисел

Similar Documents

Publication Publication Date Title
US10210428B1 (en) Computer architecture for emulating master-slave controllers for a correlithm object processing system
Seo et al. Efficient arithmetic on ARM‐NEON and its application for high‐speed RSA implementation
Yanko et al. Algorithms of data processing in the residual classes system
CN100375011C (zh) 任意精度运算器、任意精度运算方法和电子设备
Klotz et al. Canalizing Boolean functions maximize mutual information
Kumar et al. New algorithm for signed integer comparison in $\{2^{n+ k}, 2^{n}-1, 2^{n}+ 1, 2^{n\pm 1}-1\} $ and its efficient hardware implementation
Krasnobayev et al. Processing of the residuals of numbers in real and complex numerical domains
RU2665255C1 (ru) Устройство для сравнения двоичных чисел
da Silva Factoring semiprimes and possible implications for RSA
Shi et al. An enhanced multiway sorting network based on n-sorters
KR20180043007A (ko) 18개의 트랜지스터로 구성되는 정확한 전가산기 회로 및 그 전가산기 회로가 집적된 디지털 신호 처리 장치
Sriraman et al. Design and FPGA implementation of binary squarer using Vedic mathematics
RU2621280C1 (ru) Компаратор двоичных чисел
RU2626329C1 (ru) Компаратор двоичных чисел
Majumder et al. Investigation on Quine McCluskey method: A decimal manipulation based novel approach for the minimization of Boolean function
RU2710866C1 (ru) Ранговый фильтр
Solomko et al. Study of carry optimization while adding binary numbers in the rademacher number-theoretic basis
Ramesh Implementation of low power high speed adder’s using GDI logic
RU2388041C2 (ru) Способ и устройство сложения двоичных кодов
US7720902B2 (en) Methods and apparatus for providing a reduction array
EA201800203A1 (ru) Вычислительное устройство унитарных кодов
US3439328A (en) Parity circuits employing threshold gates
US11775255B2 (en) Sorting device
RU2043651C1 (ru) Устройство для сложения
RU2713863C1 (ru) Ранговый селектор

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20200206