SU1322431A1

SU1322431A1 - Генератор псевдослучайных кодов

Info

Publication number: SU1322431A1
Application number: SU864040534A
Authority: SU
Inventors: Леонид Викторович Дербунович; Игорь Геннадиевич Либерг; Владислав Федорович Бохан; Сергей Николаевич Донец; Ирина Евгеньевна Фролова
Original assignee: Харьковский политехнический институт им.В.И.Ленина
Priority date: 1986-02-04
Filing date: 1986-02-04
Publication date: 1987-07-07

Abstract

Изобретение может быть использовано дл контрол и диагностики цифровых устройств. Цель изобретени - расширение функциональных возможностей устройства . Генератор содержит блок 1 формировани псевдослучайных чисел, счетчик 2, коммутатор 3, блок 4 пам ти, дешифратор 5 и группу 6 триггеров. Введение группы 7 элементов И, элементов 8...10 защиты, коммутатора 11 и RS-триггера 12 позвол ет формировать инверсные псевдослучайные коды . 1 ил. Выход со IND to оо

Description

Изобретение относитс к импульсной технике и может быть использовано дл контрол и диагностики цифровых устройств. Целью изобретени вл етс расширение функциональных возможностей генератора за счет формировани инверсных псевдослучайных кодов.

На чертеже приведена структурна схема генератора псевдослучайных кодов.

Генератор псевдослучайных кодов содержит блок 1 формировани псевдослучайных чисел, счетчик 2, первый коммутатор 3, блок 4 пам ти, выходы которого соединены с входами дешифратора 5, группу 6 триггеров, группу 7 элементов И, первый, второй и третий элементы 8-10 задержки, второй коммутатор 11, RS-триггер 12, группу 13 информационных шин, шину 14 тактовых импульсов, шину 15 управлени , соединенную с входом управлени первого коммутатора 3 и входом управлени счетчика 2, вход синхронизации которого соединен с входом первого элемента 8 задержки и входами второго и третьего элементов 9 и 10 задержки, выходы которых соединены соответственно с S-H Р-входами RS-триггера 12, выход которого соединен с входом управлени второго коммутатора 11, входы первой и второй групп входов которого соединены соответственно с пр мыми и инверсными выходами группы 6 триггеров, счетные входы которой соединены с выходами группы 7 элементов И, первые входы которой соединены с соответствующими выходами дешифратора 5, а вторые входы соединены между собой и с выходом первого элемента 8 задержки. Шина 14 тактовых импульсов соединена с входами синхронизации блока 1 формировани псевдослучайных кодов и счетчика 2. выходы которых соединены соответственно с входами первой и второй групп входов первого ком.мутатора 3, выходы которого соединены с соответствую иди ми адресными входами блока 4 пам ти, информационные входы которого соединены с соответствующими шинами группы 13 информационных шин.

Генератор псевдослучайных кодов работает следующим образом.

В режиме задани частоты переключени разр дов формируемых кодов на группу 13 информационных щин, т. е. на информационные входы блока 4 пам ти, поступают коды номеров выходов устройства. Поступающий на вход управлени первого ко.ммутатора 3 сигна:: управлени подключает выходы счетчика 2 к адресным входам блока 4 пам ти. Этим же сигналом разрешаетс работа счетчика 2 и происходит последовательное заполнение всех чеек блока 4 пам ти кодами номеров выходов устройства. Дл каждого из кодов выбрано определенное число чеек блока 4 пам ти , в которые записываетс код одного

и того же выхода устройства. Это позвол ет при условии равноверо тного выбора адресов блока 4 пам ти считывать из неги коды номеров выходов устройства с заданной дл каждого выхода частотой переключени . После окончани процесса заполнени блока 4 пам ти на вход управлени первого коммутатора 3 поступает сигнал управлени , который отключает адресные входы йлока 4 пам ти от счет чика 2 и подключает их к блоку 1 формировани псев.дослучайных чисел. На этом режим задани частоты переключени каждого из разр дов генерируемых кодов завершаетс .

5 В режиме генерации псевдослучайных кодов импульсы тактовой частоты, поступающие на тину 14 тактовых импульсов, обеспечивают формирование блоком 1 равномерно распределенных псевдослучайных чисел, поступающих на адресные входы бло0 ка 4 пам ти. Код номера выхода устройства с выхода блока 4 пам ти поступает на вход дешифратора 5 и обеспечивает возбуждение одного из его выходов. Задержанный на врем срабатывани блока 4 пам ти и де5 шифратора 5 первым элементом 8 задержки импульс тактовой частоты поступает на вторые входы группы 7 элементов И, вызывает переключение одного из триггеров группы 6 триггеров по счетному входу, который соответствует возбужденному

0 выходу дешифратора 5.

Так как RS-триггер 12 в исходном положении установлен в нулевое состо ние, то на входе управлени второго коммутатора 1 1 сигнал равен нулю и на выходы устройства проход т сигналы с пр мых выходов

5 триггеров группы 6 триггеров.

Таким образом, новый код на выходах устройства отличаетс от предыдущего кода только в одном разр де.

И.мпульс тактовой частоты, пришедший на вход второго элемента 9 задержки, задерживаетс на врем , необходимое дл завершени переходных процессов в блоках 6, 7 и 1, и поступает на S-вход RS-триггера 12, обеспечива по вление на входе управлени второго коммутатора 11. еди5 ничного сигнала, что приводит к подключению на входы устройства инверсных выходов триггеров группы 6 триггеров, т. е. осуществл етс формирование инверсного значени кода. Тот же импульс тактовой частоты, пришедший на вход третьего эле0 мента 10 задержки, задерживаетс им на врем , обеспечивающее равное врем нахождени на выходах устройства пр мого и инверсного кодов, и поступает на R-вход RS-триггера 12, возвраща его в исходное состо ние, что снова приводит к по в5 лению на выходах устройства прежнего пр мого значени кода.

С приходом следующего тактового импульса процесс повтор етс .

0

Claims

Формула изобретени

Генератор псевдослучайных кодов, содержащий блок формировани псевдослучайных чисел, счетчик, первый коммутатор, блок пам ти, выходы которого соединены с входами дешифратора, группу триггеров, группу информационных шин, шину тактовых импульсов , соединенную с входами синхронизации блока формировани псевдослучайных кодов и счетчика, выходы которых соединены соответственно с входами первой и второй групп входов первого коммутатора , выходы которого соединены с соот- ветствуюш,ими адресными входами блока пам ти , информационные входы которого соединены с соответствуюш.ими шинами группы информационных шин, отличающийс тем, что, с целью расширени функциональных возможностей за счет формировани инверс0

ных псевдослучайных кодов, в него введены группа элементов И, первый, второй и третий элементы задержки, второй коммутатор , RS-триггер, шина управлени , соединенна с входом управлени первого коммутатора и входом управлени счетчика, вход синхронизации которого соединен с входом первого элемента задержки и входами второго и третьего элементов задержки, выходы которых соединены соответственно с S- и R-входами RS-триггера, выход которого соединен с входом управлени второго коммутатора , входы первой и второй групп входов которого соединены соответственно с пр мыми и инверсными выходами группы триггеров, счетные входы которых соединены с выходами группы элементов И, первые входы которой соединены с соответствующими выходами дешифратора, а вторые входы соединены между собой и с выходом первого элемента задержки.