SU1309279A1 - Фазовый синхронизатор - Google Patents

Abstract

Изобретение может быть использовано в синтезатора.х частот. Цель изобретени  -- повышение точности фазовой син.хронизанин периодического сигнала внсншим асинхронным сигналом. Устройство содержит элемент 2 задержки, триггер 10 и коммутатор 12, вынолненный на элементе И-ИЛИ. Введение аналог овых запоминающих устройств 3 и 6, устройств 4 и 7 выделени  модул  и компараторов 5, 8 и 9 позвол ет выходному и.мпульсу формироватьс  из сигнала, имеющего больщую скорость изменени  в момент по влени  асинхронного сигнала. 1 ил. (Л со о со ts:) со

Description

1

Изобретение относитс  к имнульсной технике и может быть использовано в синтезаторах частот и в устройствах обработки асинхронной информации.

Целью изобретени   вл етс  повышение точности фазовой синхронизации периодического сигнала внешним асинхронным сигналом .

На чертеже приведена электрическа  структурна  схема устройства.

Фазовый синхронизатор содержит шину 1 периодического (гармонического) сигнала , котора  соединена с входом элемента 2 задержки, с аналоговым входом первого аналогового запоминаюпдего устройства 3, с входом первого устройства 4 выделени  мо.дул , а также с пр мым входом первого компаратора 5, инверсный вход которого соединен с выходом первого аналогового за- поминаюшего устройства 3, к выходу элемента 2 задержки подсоединены аналоговый вход второго аналогового запоминающего устройства 6, вход второго устройства 7 выделени  модул  и пр мой вход второго компаратора 8, инверсный вход которого соединен с выходом второго аналогового запо- минаюшего устройства 6. Выходы первого 4 и второго 7 устройств выделени  модул  соединены соответственно с пр мым и с инверсным входами третьего компаратора 9, выход которого, соединен с D-входом триггера 10 (D-типа). Импульсные входы первого 3 и второго 6 аналоговых запоминающих устройств и триггера 10 соединены с иди- ной 11 асинхронного сигнала. Инверсный и пр мой выходы триггера 10 соедииенрз с первыми входами соответственно первого и второго конъюнкторов коммутатора 12, выполненного на элементе И-ИЛИ, втор)е входы которых соединены с выходами соответственно первого 5 и второго 8 компараторов , выход коммутатора 12 соединен с выходной шиной 13.

Устройство работает следующим образом .

На шину 1 поступает гармонический сигнал и, ACos- t. После прохождени  элемента 2, врем  задержки которого составл ет , сигнал имеет вид: U

А Cos(t + |-) А .

Сигналы Ui и Ua поступают на входы устройств 4 и 7 соответственно, на выходах которых формируютс  сигналы Uj и О,. Здесь используетс  то свойство функций Sinx и Cos X, что они взаимно  вл ютс  производными одна от другой. Выходы устройств 4 и 7 соединены с входами компаратора 9, на выходе которого присутствует уровень «Лог. 1 в те моменты времени, ког

3092792

да скорость изменени  сигнала Uj больше, чем у LJ(, либо уровень «Лог. О в те моменты времени, когда скорость изменени  сигнала Ui меньше, чем у Ut.

В момент времени t,, на шину 11 приходит асинхронный сигнал, который поступает на импульсные входы устройств 3 и 6 и на С-вход триггера 10. На выходах устройств 3 и 6 формируютс  уровни напр жений, равные «Ui и и -мгновенным значени м напр  жений Uj и Uz в .момент прихода асинхронного сигнала. Эти напр жени  поддерживаютс  на инверсных входах компараторов 5 и 8 в качестве опорных. На выходах компараторов формируютс  импульсные нериодичесJ5 кие сигналы, моменты переключени  которых определ ютс  моментами пересечений напр жени ми Ui и Ui уровней опорных напр жений Ut и Ui, зафиксированными на инверсных входах компараторов 5 и 8.

В момент прихода асинхронного сигнала

20 триггер 10 устанавливаетс  в состо ние, соответствующее логическому сигналу на его D-входе. Сигналы с выходов триггера 10 пропускают через коммутатор 12 на шину 13 сигнал с компаратора, переключае25 мого сиг налом с большей скоростью его изменени .

За счет того, что выходной импульс фор- .мируетс  из сигнала, имеющего большую скорость изменени  в момент по влени  асин- 0 хронного сигнала, повыщаетс  точность фазовой синхронизации.

Claims (1)

1. Формула изобретени 

   Фазовый синхронизатор, содержащий эле5 мент задержки, вход которого соединен с щиной периодического сигнала, коммутатор, выполненный в виде двойного элемента И- ИЛИ, первые входы первого и второго конъюнкторов которого соединены соответственQ но с инверсным и пр мым выходами триггера , выход - с выходной шиной, и шину асинхронного сигнала, котора  соединена с С-входом триггера, отличающийс  тем, что, с целью повышени  точности фазовой синхронизации , в него введены первое и второе

   5 устройства выделени  модул , первое и второе аналоговые запоминающие устройства, а также первый, второй и третий компараторы , приче.м аналоговый вход первого аналогового запоминающего устройства, вход первого устройства выделени  модул  и пр мой вход первого компаратора соединены с щиной периодического сигнала, выход первого аналогового запоминающего устройства соединен с инверсным входом первого компаратора , выход которого соединен с вто5 рым входом первого конъюнктора коммутатора , аналоговый вход второго аналогового запоминающего устройства, вход второго

   1309279 34

   устройства выделени  модул  и пр мой входвого и второго устройств выделени  Mon.;ii;

   второго компаратора соединены с выходомсоединены соответственно с пр мым и с

   элемента задержки, выход второго аналого-инверсным входами третьего компаратора,

   вого запоминающего устройства соединен свыход которого соединен с D-входом тригинверсным входом второго компаратора, вы-гера, а импульсные входы аналоговых заиоход которого соединен с вторым входом вто-минающих устройств соединены с нжной

   рого конъюнктора коммутатора, выходы пер-асинхронного сигнала.