SU1224988A1 - Устройство дл задержки импульсных сигналов - Google Patents

Устройство дл задержки импульсных сигналов Download PDF

Info

Publication number
SU1224988A1
SU1224988A1 SU843759003A SU3759003A SU1224988A1 SU 1224988 A1 SU1224988 A1 SU 1224988A1 SU 843759003 A SU843759003 A SU 843759003A SU 3759003 A SU3759003 A SU 3759003A SU 1224988 A1 SU1224988 A1 SU 1224988A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
delay
trigger
pulse
Prior art date
Application number
SU843759003A
Other languages
English (en)
Inventor
Евгений Николаевич Новиков
Original Assignee
Ярославский государственный университет
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ярославский государственный университет filed Critical Ярославский государственный университет
Priority to SU843759003A priority Critical patent/SU1224988A1/ru
Application granted granted Critical
Publication of SU1224988A1 publication Critical patent/SU1224988A1/ru

Links

Landscapes

  • Complex Calculations (AREA)

Abstract

. Изобретение может быть исполь- ёовано в импульсных цифровых и радиотехнических устройствах дл  создани  линейно измен ющейс  задержки опорного импульсного сигнала, при W ff чем скорость нарастани  задаетс  цифровым кодом. Цель изобретени  - расширение функциональных возможностей и повьшение быстродействи . Устройство содержит буферный регистр 1, накапливающий сумматор 2, счетчик импульсов 3, элемент ИЛИ 4, триггер 5, элементы И 6 и 8, элемент 7 задержки и генератор 9 тактовых импульсов . Введение в устройство буферного регистра, триггера элемента И 8 и элемента задержки позволило обеспечить линейно измен ющуюс  задержку входных импульсов со скоростью, задаваемой цифровым кодом. Кроме того, осуществлена синхронизаци  установки кода задержки входными импульсами устройства.1 ил. (/)

Description

1
Изобретение относитс  к импульсной технике и предназначено дл  ис- польэованн  в импульсных цифровых и радиотехнических устройствах дл  создани  линейно измен ющейс  задержки опорного импульсного сигнала , причем скорость нарастани  задаетс  цифровым кодом.
Цель изобретени  - расширение функциональных возможностей за счет обеспечени  линейно измен ющейс  задержки входных импульсов со скоростью , задаваемой цифровым кодом и повьшение быстродействи  за счет синхронизации установки кода задержки входными импульсами устройства.
На чертеже представлена функциональна  схема устройства дл  задержки импульсных сигналов.
Устройство дл  задержки импульс-- ных сигналов содержит последовательно соединенные буферный регистр 1 , накапливающий сумматор 2.и счетчик импульсов 3, выход переполнени  которого соединен с выходной шиной устройства и через элемент ИЛИ 4 подключен к нулевому входу триггера 5, элемент И 6, элемент задержки 7, элемент И 8, генератор 9 тактовых импульсов, причем входна  шина устройства подключена к входу элемента задержки 7 и первому входу элемента И 6, второй вход которого соединен с шиной управлени , а выход элемента И 6 подключен к синхронизирующему входу накапливающего сумматора 2, установочный вход которого соединен с шиной установки исходного состо ни , вторым входом элемента ИЛИ 4 и с установочным входом счетчика 3, синхронизирующий вход которого соединен с выходом элемента 7 задержки и единичным входом триггера 5, ход которого подключен к первому входу элемента И 8, второй вход которого соединен с выходом генератора 9 тактовых импульсов, а выход И 8 подключен к счетному (вычитающе- м.у) входу счетчика 3.
Устройство дл  задержки импульсных сигналов работает следующим образом.
Дл  установки исходного состо ни  на вход устройстйа Уст.О подаетс  импульс, который устанавливает 13- ноль накапливающий сумматор 2, счетчик 3 и триггер 5. Так как триггер 5 установлен в ноль (низкий уро- нень), тактовые импульсы с генерато
2249832
ра 9 не проход т через элемент И В на вычитающий вход счетчика 3 и устройство находитс  в исходном состо нии . Ло приходу первого входного S импульса накапливающий сумматор 2 изменит свое состо ние на величину, хран щуюс  в буферном регистре 1. Эта.информаци  по витс  на его выходе через врем  задержки накапливаю10 щего сумматора 2 и поступит на пред- установочные входы счетчика 3. Затем импульсом синхронизации, задержанным на врем  t, большее, чем врем  задержки накапливающего сумма (5 тора 2, этот код перепишетс  в счетчик 3, одновременно этот же задержанный импульс установит в 1 (высокий уровень) триггер 5, что позволит импульсам с генератора 9 через
20 элемент И 8 пройти на вычитающий
вход счетчика 3. Врем  счета счетчика 3 определ етс  кодом, записанным по предустановочным входам счетчи- -ка 3, и периодом тактовых импульсов
25 с генератора 9. По окончании счета с выхода переполнени  счетчика 3 по витс  импульс, задержанный относительно импульса синхронизации на врем  t,, где п - код, записан3 ) ньм в счетчик 3; Т - период тактовых импульсов. Этот импульс  вл ет-, с  выходным импульсом устройства. Одновременно этот импульс через элемент ИЛИ 4 устанавливает триггер 5
J5 в О, что запрещает дальнейшее прохождение тактовых импульсов с генератора 9 через элемент И 8 на вычитающий вход счетчика 3. Устройство находитс  в состо нии ожидани . Вто40рой входной импульс, пройд  через элемент И 6, изменит состо ние накапливающего сумматора 2 на величину скачка, хран щегос  в буферном регистре 1, и его состо ние на выходе
41будет равно предыдущему плюс код скачка, Эта информаци  оп ть через врем  с запишетс  импульсом синхронизации в счетчик 3, который установит триггер 5 в 1. .Тактовые им50 пульсы через элемент И 8 поступ т на вычитающий вход счетчика 3, который будет уже считать врем  it й-Т больше, где Д - скачок J Т - период тактоЕ1ЫХ импульсов. Так повтор етс 
SS до тех нор, пока не переполнитс  накапливающий сумматор 2, причем, если в емкости накапливающего сумматора 2 укладываетс  целое число скач
ков, то переполнение накапливающего сумматора 2 эквивалентно установке исходного состо ни , если нет, то он вернетс  не в нулевое состо ние, а в состо ние, равное остатку, и работа устройства будет продолжатьс . Если эта ситуаци  не желательна, то необходимо предусмотреть установку в О накапливающего сумматора 2 по его переполнению. Таким образом, устройство реализует линейно нарастающую задержку выходного импульса относительно импульса синхронизации. В устройстве предусмотрен режим Остановка, когда на шину управлени  устройства подаетс  низкий уровень О, что запрещает прохождение входного импульса через элемент И 6 на вход синхронизации накапливающего сумматора 2. В этом режиме состо  ние накапливающего сумматора 2 остаетс  не1зменным; что эквивалентно фиксированной задержке t,д П Т, где п - состо ние накапливающего сум
матора 2.

Claims (1)

  1. Формула изобретени 
    Устройство дл  задержки импульсных сигналов, содержащее накапливающий сумматор, последовательно соединенные генератор тактовых импульРедактор И.Стенина Заказ 1963/57
    Составитель Б.Кириллов
    Техред Л.Олейник Корректор А.Зимокосов
    Тираж 816Подписное
    ВНИИПИ Государственного комитета СССР
    по делам изобретений и открытий 13035, Москва, Ж-35, Раушска  наб., д. 4/5
    Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4
    10
    -2о t5
    249884
    сов и первый элемент И и счетчик импульсов , отличающеес  тем, что, с целью расширени  функциональных возможностей и повьшени  быстродействи , в него введены буферный регистр, триггер,второй элемент И, элемент задержки и элемент ШШ, причем входна  щкна соединена с входом элемента задержки и первым входом второго элемента И, второй вход, которого подключен к шине управлени , а выход соединен с входом синхронизации накапливающего сумматора , информационные входы которого соединены с выходами буферного регистра, а выходы накапливающего сумматора подключены к информационным входам счетчика импульсов, установочный вход которого соединен с шиной установки исходного состо ни  , установочным входом накапливающего сумматора и первым входом элемента ИЛИ, второй вход которого соединен с выходом переполнени  счетчика импульсов и выходной шиной, а выход- элемента ИЛИ подключен к нулевому входу триггера, выход которого соединен с вторым входом первого элемента И, а единичный вход триггера соединен с выходом элемента задержки и входом синхронизации счетчика импульсов.
    25
    30
SU843759003A 1984-06-28 1984-06-28 Устройство дл задержки импульсных сигналов SU1224988A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU843759003A SU1224988A1 (ru) 1984-06-28 1984-06-28 Устройство дл задержки импульсных сигналов

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU843759003A SU1224988A1 (ru) 1984-06-28 1984-06-28 Устройство дл задержки импульсных сигналов

Publications (1)

Publication Number Publication Date
SU1224988A1 true SU1224988A1 (ru) 1986-04-15

Family

ID=21126046

Family Applications (1)

Application Number Title Priority Date Filing Date
SU843759003A SU1224988A1 (ru) 1984-06-28 1984-06-28 Устройство дл задержки импульсных сигналов

Country Status (1)

Country Link
SU (1) SU1224988A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Важенина З.П. Методы и схемы временной задержки импульсных сигналов. М.: Советское радио, 1971, с. 139, рис. 3.4. *

Similar Documents

Publication Publication Date Title
US3072855A (en) Interference removal device with revertive and progressive gating means for setting desired signal pattern
CA2025660A1 (en) Clock jitter suppressing circuit
SU1224988A1 (ru) Устройство дл задержки импульсных сигналов
ES402247A1 (es) Perfeccionamientos en generadores de impulsos de fases mul-tiples sensibles a la frecuencia.
SU1187259A1 (ru) Устройство дл преобразовани серии импульсов в пр моугольный импульс
JPS56153842A (en) (n-1/2) frequency dividing circuit
SU1157675A1 (ru) Устройство дл определени разности частот следовани двух серий импульсов
SU1187099A1 (ru) Устройство дл дискретной регулировки фазы
SU1647903A2 (ru) Преобразователь кода в период повторени импульсов
SU1677870A1 (ru) Управл емый делитель частоты с дробным коэффициентом делени
SU1241148A1 (ru) Цифровое фазосдвигающее устройство
SU1089597A2 (ru) Формирователь сигналов синхронизации дл устройства считывани информации
SU372727A1 (ru) Амплитудно-временной регенератор сигналов
SU1123087A1 (ru) Умножитель частоты
SU1432751A1 (ru) Фазовый синхронизатор
SU1039022A1 (ru) Устройство задержки импульсов
SU1256182A1 (ru) Умножитель частоты следовани импульсов
SU1506524A1 (ru) Формирователь импульсов
SU1058021A1 (ru) Умножитель частоты
SU1660136A2 (ru) Устройство задержки импульсных сигналов
SU482898A1 (ru) Делитель частоты с переменным коэффициентом делени
SU1277389A1 (ru) Управл емый делитель частоты
SU1262724A1 (ru) Делитель частоты следовани импульсов с регулируемой длительностью импульсов
SU411628A1 (ru)
SU1132351A1 (ru) Способ цифрового умножени частоты