SU1283987A1 - Устройство дл измерени качества канала тональной частоты - Google Patents

Abstract

Изобретение относитс  к электросв зи и повьшает точность измерени  фазовых искажений. Устройство содержит у-ль 1, детектор 2, блок 3 дискретного преобразовани , блок 4 управлени , блок индикации, переключающий блок 6, сумматоры (С) 7, 8, делитель 9, блок 10 вычитани . Вновь введен блок 11 синхронизации (ВС) . содержащий семь эл-тов И, г-р тактовых импульсов, г-р стро- бирующих импульсов, два счетчика до двух, эл-т НЕ, два счетч;1ка до трех, счетчик импульсов, коммутатор, три регистра пам ти, компаратор, четыре триггера, эл-т ИЛИ, ключевой блок. Огибающа  сигнала (ОС) по- даетс  в БС 11, который из трех последовательностей парных импульсов выбирает последовательность, имеющую миним. временное расхождение с генерируемыми в БС 11 тактовыми импульсами и пропускает на блок 4 и блок 3 дл  измерени  только эту последовательность . На 1-й и 2-й входы С 7 поступают числа, соответствующие ОС в момент поступлени  обоих импульсов, а на С 8 - числа, соответствующие ОС в момент интервала между импульсами и в момент интервала , следующего за 2-м импульсом. Делитель 9 производит деление результата С 7 на результат С 8. Результат , характеризующий асимметриюt парных импульсов со знаком + нли -, выдаетс  на блок 5. Асимметри  импульсов свидетельствует о наличии фазовых искажений. 1 з.п. ф-лы. 5 ил. I сл

Description

1

Изобретение относитс  к электросв зи и может быть использовано в качестве приемника испытательных сигналов контрольного комплекта.

Цель изобретени  - повышение том ности измерени  фазовых искажений.

На фиг. 1 приведена структурна  электрическа  схема предлагаемого устройства; на фиг. 2 - временна  диаграмма испытательного сигнала и процесса синхронизации; на фиг. 3 - структурна  электрическа  схема блока синхронизации; на фиг, 4 - временна  диаграмма работы блока синхронизации; на фиг. 5 - структурна  электрическа  схема блока управлени .

Устройство дл  измерени  качества канала тональной частоты содержи усилитель 1, детектор 2, блок 3 дискретного преобразовани , блок 4 управлени , блок 5 индикации, переключающий блок 6, первый и второй сумматоры 7 и 8, делитель 9, блок 10 вычитани  и блок 11 синхронизации, включающий первый и второй элементы И 12 и 13, генератор 14 тактовых импульсов, генератор 15 стробирую-j щих импульсов, первый счетчик 16 до двух, элемент НЕ 17, третий элемент И 18, второй счетчик 19 до двух, первый и второй счетчики 20 и 21 до трех, счетчик 22 импульсов, коммутатор 23, первый, второй и третий регистры 24, 25 и 26 пам ти, компаратор 27, первый, второй и третий триггеры 28, 29 и 30, четвертый, п тый и шестой элементы И 31, 32 и 33, элемент ИЛИ 34, ключевой блок 35, четвертый триггер 36 и седьмой элемент И 37, а блок 4 управлени  состоит из первого элемента И 38, генератора 39 стробирующих импульсов , триггера 40, второго элемента И 41 и счетчика 42 до шести.

Устройство работает следующим образом.

Испытательный сигнал организуетс  комбинаций с парно заполненными импульсами, причем импульсы в соседних комбинаци х, образующих комбинацию нового испытательного сигнала, сдвинуты по отношению друг к другу на 0,5 г (t - длительность импульса). Таким образом, испытательный сигнал образуетс  из трех последовательностей (фиг, 2а, в) и имеет ВИД, представленный на фиг. 2г

25

839872

Принимаемый испытательный сигнал, усиленный по мощности усилителем I, поступает на детектор 2. Огибающа  сигнала подаетс  в блок 11 синхрони5 зации, который из трех последовательностей парных импульсов (фиг,2г) выбирает последовательностьз имекщуК) минимальное временное расхождение с генерируемыми в блоке I1 синхрони 0 зации тактовыми импульсами (фиг.2д), и в дальнейшем пропускает на вход блока 4 управлени  и вход блока 3 дискретного преобразовани  дл  измерени  только эту последовательность

(фиг. 2е). Огибающа  такого сигнала подаетс  в блок 4 управлени  и в блок 3 дискретного преобразовани . Сигналы с выхода блока 3, представл ющего собой управл емый анало го-цифровой преобразователь, поочередно формируемые параллельными кодовыми группами, подаютс  на переключающий блок 6, управл емый сигналами с блока 4 управлени . С выхода переключающего блока 6 поступают параллельно на первый и второй входы первого сумматора 7 числа, соответствующие огибающей сигнала в момент поступлени  обоих импульсов (t, t,j),a на второй сумматор 8 - числа, соответствующие огибающей сигнала в момент интервала между импульсами и в момент интервала, следующего за вторым импульсом (t, t),

35 Кроме первого сумматора 7 числа, соответствующие значени м огибающей сигнала в импульсах, подаютс  на блок 10 вычитани . Делитель 9 произ- водит деление результата первого сумматора 7 на результат второго сумматора 8. Результат, характеризующий асимметрию парных импульсов со знаком плюс или минус, выдаетс  на блок 5 индикации. Асимметри  импульсов свидетельствует о наличии фазовых искажений сигналов. Част- ное от делени   вл етс  коэффициентом разделени  импульсов и фиксируетс  блоком 5 индикации.

Блок 11 синхронизации работает следующим образом.

Испытательный сигнал с выхода детектора 2 поступает на информа- гг ционный вход блока 11 синхронизации (фиг. 4а), которым  вл етс  первый вход первого элемента И 12, на второй вход которого поступают импульсы с генератора 14 тактовых импуль30

40

45

50

COB (фиг. 4r). Результат совпадени  (фиг, 4б) поступает на первый вход второго элемента И 13, на второй вход которого поступают импульсы с генератора 15 стробирующих импульсо Таким образом, результат совпадени  в первом элементе И 12 во втором элементе И 13 заполн етс  высокой частотой и поступает на вход счетчика 22 импульсов, который считает суммарное число стробов в двух импульсах первой последовательности образующей испытательную комбинацию и через коммутатор 23 подает результат счета в первый регистр 24 пам ти . Затем считываетс  число стробов в парах импульсов второй и третьей последовательностей комбинации испьггательного сигнала и результаты записываютс  соответственно во второй и третий регистры 25 и 26 пам ти. Из регистров 24 - 26. пам ти числа поступают дл  сравнени  в компаратор 27, где производитс  их сравнение и выбор наибольшего.С соответствующе го выхода компаратора 27 (фиг. 4м) поступает сигнал, разрешающий прохождение дл  измерени  только той последовательности, в которой парные импульсы имеют минимальное рассогласование с тактовыми импульсами генератора 14 тактовых импульсов. Да  реализации такого алгоритма в блок 11 синхронизации введена группа счетчиков, триггеров и логических элементов. Первый счетчик 16 до двух фиксирует два импульса первой последовательности испытательной комбинации (фиг. 4е) и через четвертый триггер 36 и седьмой элемент И 37 разрешает прохождение тактовых импульсов на второй вход третьего элемента И 18, на первый вход которого поступает инвертированный (фиг. 4в) испытательный сиг-. нал. Результат совпадени  (фиг.4д) поступает на второй счетчик 19 до двух, который фиксирует два временных интервала после прохождени  парных импульсов первой последовательности и со своего выхода (фиг.4ж) производит установку счетчика 22 импульсов в исходное состо ние, что позвол ет провести подсчет стробов в Двзос импульсах .второй последова- тельности. Сигналы с выходов первого и второго счетчиков 16 и 19 до двух поступают на входы второго и первого счетчиков 21 и 20 до трех, кото

O

5

0

рые фиксируют прохождение последовательностей в комбинации испытательного сигнала.

Сигналы с выхода второго счетчика 21 до трех управл ют коммутатором 23,, -а сигналы с первого счетчика 20 (фиг. 4з, к) до трех через элемент ИЛИ 34 (фиг. 4н),пройд  предварительно четвертый, п тый, шестой элементы И 31, 32 и 33, первый , второй и третий триггеры 28, 29 и 30 (фиг. 4л), разрешают прохождение через ключевой блок 35 только той последовательности из комбинации испытательного сигнала, импульсы в Которой имеют минимальное рассогласование с тактовыми импульсами блока 11 синхронизации (фиг.4о). Сигнал с шестого выхода блока 4 управлени  поступает на управл ющий вход блока 11 синхронизации и подготавливает компаратор 27 к новому циклу работы.

Блок 4 управлени  .работает следующим образом.

На первый (информационный) ьход поступает одна из трех комбинаций парно заполненных импульсов, выделенна  блоком 11 синхронизации, на,второй (тактовый) вход поступают тактовые импульсы из блока II синхронизации . При совпадении первого импульса комбинации с тактовым импульсом

е первый элемент И 38 устанавливает триггер 40 в состо ние l, сигнал с выхода триггера 40 поступает на первый вход второго элемента И 41 и ра зрешает прохождение на вход

0 счетчика 42 до щести стробирующих импульсов (генератор 39 стробирую- щих импульсов вырабатывает стробы, соответствующие переднему и заднему фронтам тактовых импульсов).Cчe

5 чик 42 начинает считать поступающие импульсы и со своего первого , выхода выдает управл ющий сигнал в момент t, , дл щийс  до момента

0

ч t, с второго - от t

до t,, с тре0 тьего - от t до t, с четвертого - с t4 до t,, с п того - от ty до t, (этот .сигнал  вл етс  управл ющим сигналом дл  проведени  опера- 1Ц1И делени  в делителе 9), с шесто5 го - в момент t (этот сигнал служит дл  обнулени  регистров пам ти в сумматорах 7 и 8 и блоке 10 вычитани , триггера 40 и компаратора 27).

Claims (2)

1.Устройство дп  измерени  качества канала тональной частоты, содержащее последовательно соединенные усилитель и детектор, последовательно соединенные блок дискретного преобразовани , переключающий блок, блок вычитани  и блок индикации, последовательно соединенные первый сумматор, первый вход которого соединен с первым входом блока вычитани , и делитель, выход которого подключен к второму Входу блока индикации , а также второй сумматор, выход которого подключен к второму входу блока индикации, и блок управлени , информационный вход и первый, вто- рой, третий, четвертьй, и п тый выходы которого соединены соответственно с информационным входом и первым, вторым, третьим и четвертым управл ющими входами блока дискретного преобразовани  и с управл ющим входом делител , отличающеес   тем, что, с целью повышени  точности измерени  фазовых искажений , введен блок синхронизации, при этом информационный и управл ющий входы и первый и второй выходы блока синхронизации соединены cooffeeT- ственно с выходом детектора, шестым выходом и информационным и тактовым входами блока управлени , первый, втО(5)ой, третий и четвертьй выходы которого подключены соответственно к первому, второму, третьему и четвертому управл ющим входам переключающего блока, второй, третий и четвертый выходы которого подключены соответственно к второму входу первого сумматора, соединенному с вторым входом блока вычитани , и к первому и втopo sr входам второго сумматора, третий вход которого соединен с третьими входами первого сумматора и блока вычитани  и с шестым выходом блока управлени ,

2.Устройство по п. 1, о т л и - чающеес  тем, что блок синхронизации содержит первый, второй , третий, четвертый, п тый, шестой и седьмой элементы И, генератор тактовых импульсов, генератор стро- бирующих импульсов, первьй, второй, третий и четвертый триггеры, первьш и второй счетчики до двух, первьш и второй счетчики до трех, счетчик импульсов , элемент НЕ, первьй, второй

и третий регистры пам ти, коммутатор , компаратор, элемент ИЛИ и ключевой блок, при этом первый вход первого элемента И,  вл ющийс  информационным входом блока синхронизации , соединен с входом элемента НЕ и с первым входом ключевого блока , выход генератора тактовых импульсов подключен к первому входу

седьмого элемента И и к второму

входу первого элемента И, выход которого подключен к сигнальному входу первого счетчика до двух и первому входу второго элемента И, второй

вход и выход которого соединены соответственно с выходом генератора стро- бирующих импульсов и первым входом счетчика импульсов, выход первого счетчика до двух подключен к его

установочному входу, сигнальному входу второго счетчика до трех, установочному входу второго счетчика до двух и управл кщему входу четвертого триггера, выход которого

подключен к второму входу седьмого элемента И, выход которого подключен к первому входу третьего элемента И, второй вход и выход которого соединены соответственно с

выходом элемента НЕ и сигнальным входом второго счетчика до двух, выход которого подключен к сигнальному входу первого счетчика до трех и установочному входу счетчика импульсов , первый, второй и третий

выходы первого счетчика до трех подключены к соответствующим входам первого, второго и третьего триггеров , третий выход первого счетчика

до трех подключен к его установочному входу, установочному входу четвертого триггера и входам считывани  первого, второго и третьего регистров пам ти, выходы и сигнальные входы которых соединены соответственно с соответствующими сигнальными входами компаратора и соответствующими выходами коммутатора, информацион- ньй и управл ющие входы которого

соединены соответственно с выходом

счетчика импульсов и соответствующими выходами второго счетчика до трех, третий из выходов которого 55 подключен к его установочному входу, выходы первого, второго и третьего триггеров подключены к первым входам соответственно четвертого, п того и шестого элементов И, вторые входы

которых соединены с соответствующи-, ми выходами компаратора, управл ющий вход которого  вл етс  управл ющим входом.блока синхронизации, а выходы четвертого, п того и шестого элементов И подключены к соответст-,

вующим входам элемента ШШ, выход которого подключен к второму входу ключевого блока, выход которого и выход генератора тактовых импульсов  вл ютс  соответственно первым и вторым выходами блока синхронизадаи.

Синхронизации Ai,utt,

OufHita карамплрисглчи

(

Фиг.З

Фиг.5