SU1282136A1

SU1282136A1 - Устройство дл свертки по модулю три п-разр дного числа

Info

Publication number: SU1282136A1
Application number: SU853926834A
Authority: SU
Inventors: Виктор Рудольфович Эрдман
Original assignee: Специальное Конструкторское Бюро Вычислительной Техники Со Ан Ссср
Priority date: 1985-07-11
Filing date: 1985-07-11
Publication date: 1987-01-07

Abstract

Изобретение относитс к вычислительной технике и может быть использовано дл обнаружени ошибок при передаче и обработке информации. Целью изобретени вл етс повышение быстродействи устройства. Нечетные разр ды контролируемого числа подключаютс к входу переноса и входам нечетных разр дов слагаемых четырехразр дного сз мматора. Четные разр ды контролируемого числа подключаютс к входам четных разр дов слагаемых четырехразр дного сумматора. Выходы нечетных разр дов результата и выход переноса четырехразр дного сумматора соединены соответственно с входами первых разр дов слагаемых и входом переноса первого двухразр дного .1матора. Выходы четных разр дов результата четьфехразр дного сумматора соединены с входами вторых разр дов слагаемых первого двухразр дного сумматора. Выход нечетного разр да результата и выход переноса первого двухразр дного сумматора, а также выход элемента И-ИЛИ соединены соответственно с входом переноса и входами первых разр дов слагаемых второго двухразр дного сумматора. Выход результата четного разр да первого двухразр дного сумматора соединен с входом второго разр да первого слагаемого второго двухразр дного сумматора. Выходы результата и переноса первого двухразр дного сумматора соединены с соответствующими входами элемента И-ИЛИ. На выходах результата второго двухразр дного сумматора формируетс свертка по модулю три. 1 ил. а б (Л 1ч9 РО IS9

Description

со а

11

Изобретение относитс к вычислительной технике и может быть использовано дл обнаружени ошибок при передаче и обработке информации.

Цель изобретени - повьшение быст родействи .

На чертеже приведена функциональна схема устройства.

Устройство содержит четырехразр дный сумматор 1, двухр.азр дные сумма- торы 2 и 3, элемент И-ИЛИ 4.

Устройство работает следующим образом .

Нечетнь1е разр ды контролируемого числа соедин ютс с входом переноса и входами нечетных разр дов первого и второго слагаемых четырехразр дного сумматора 1 в произвольном пор дке . Четные разр ды контролируемого числа соедин ютс произвольно с входами четных разр дов первого и второго слагаемых четырехразр дного сумматора 1. На четырехразр дном сумматоре 1 и первом двухразр дном сум- маторе 2 происходит двухступенчатое суммирование разр дов контролируемого числа с учетом их веса. Четные разр ды суммируютс с весовым козф- фициентом 2, а нечетные - с весовым коэффициентом 1.

При разр дности контролируемого числа, меньшей 9, свободные входы слагаемых и переноса четырехразр дного сумматора 1 соедин ютс с ши

ной нулевого потенциала.

Свертка по модулю три контролируемого числа снимаетс с выхода результата второго двухразр дного сумматора 3. ,

Claims

Формула изобретен.и

Устройство дл свертки по модулю три«-разр дного числа (п 9), содержащее четьфехразр дный сумматор и первый двухразр дный сумматор, причем входы четных и нечетных разр дов слагаемых четырехразр дного сум5

21

5

5

0

0

35

0

45

36 2

матора соединены соответственно с четными и нечетными разр дами входа контролируемого числа устройства, третий разр д выхода результата че- тьфехразр дного сумматора соединен с входом первого разр да первого ела- гаемого первого двухразр дного сумматора , второй и четвертый разр ды выхода результата четырехразр дного сумматора соединены с входами вторых разр дов соответственно первого и второго слагаемых первого двухразр дного сумматора, отличающеес .тем, что, с целью повьшени быстродействн( , в него введены второй двухразр дньш сумматор и элемент И-ИЛИ, причем первый разр д выхода результата и выход переноса четырехразр дного сумматора соединены соответственно с входом переноса и входом первого разр да второго слагаемого первого двухразр дного сумматора , первый разр д выхода результата которого соединен с входом переноса второго двухразр дного сумматора и первым входом элемента И-ИЛИ, выход переноса первого двухразр дного сумматора соединен с входом первого разр да первого слагаемого второго двухразр дного сумматора и вторым входом элемента И-ИЛИ, выход,которого соединен с входом первого разр да второго слагаемого второго двухразр дного сумматора, выход результата которого вл етс выходом устройства, второй разр д выхода результата первого двухразр дного сумматора соединен с третьим и четвертым входами элемен- та И-ИЛИ и входом второго разр да первого слагаемого второго двухразр дного сумматора, вход второго разр да второго слагаемого которого соединен с шиной нулевого потенциала устройства, вход переноса четырехразр дного сумматора соединен с соответствующим нечетным разр дом входа контролируемого числа устройства .