SU1280625A1 - Устройство дл умножени комплексных чисел в модул рной системе счислени - Google Patents

Description

05 N5

Claims (2)

1. 01 Изобретение относитс  к вычислительной технике и может быть использовано в быстродействующих процессорах быстрого преобразовани  Фурье дл  умножени  комплексных чисел на поворачивающие множители. Целью изобретени   вл етс  повышение быстродействи . На фкг.1 и 2 приведена схема , устройства дл  умножени  комплексных чисел в модул рной системе счислени  на фиг.З - схема блока вычислени  ин тервального индекса. Устройство дл  умножени  комплекс ных чисел в модул рной системе счиспени  (фиг.1) содержит тактовый вход I устройства, первую группу информационных входов 2.1 2К устройства, вторую группу информационных входов 3.1-3.К устройства (К - количество основных модулей системы счислени ), вход 4 номера константы устройства, блок 5 формировани  дополнительного кода по модул м, первый блок 6 мультиплексоров , первый и второй входные .регистры 7 и 8, второй блок 9 мульти плексоров, группу блоков 10. 1-, 10.2, ..., 10оК Пам ти, первый и второй бло ки 11 и 12 вычислени  интервального индекса, элемент 13 задержки, группу блоков 14.1, 14.2,..., 14К+1 суммиро вани  вычетов, группу модульных сумматоров 15.1, 15.2,...,15 К+1, вспомогательньш регистр 16, группу вспомогательных регистров 17.1, 17,2,... 17.КН-1, группу блоков 18.1, 18.2,... 18.К делени  на константу и группу выходов 19.1, 19.2,...,19.К устройст Блоки 11 и 12 вычислени  интервального индекса (фиг.З) имеют конвейерную структуру и содержат элементы 20 пам ти, регистры 21 и сумматоры 22 (дл  ). Отдельный блок вычислени  интервального индекса по входному модул р ному коду СЫ,,...Ы) некоторого чис ла А из диапазона , . , . , рМ модул рной системы счислени осуществл ют формирование за Т такто вычета 1(А)/1(А), интервального индекса числа А, определ емого соотношени ми КА)-О,.(«;.;); -1 tiuMj -JB, при ,.,.,k-1 m при наименьший неотрицательный XL вычет по некоторому модулю т; фиксированное натуральное число такое, что га, ,2р+ П Ш; .-1 m; . к-1 - Остатки fci 2J-1 и Ы j  вл ютс  COOTственно младшими и старшими разр и входа элемента 20.) -пам ти, по №.,-,+ орому записываетс  вычет k гЛплк-J l 2 часть). В  чейку блока lO.i пам ти записытс  набор констант, компоненты коого определ ютс  выражени ми: Q/ЧХ. ,Y, ,1) Гl5iM lK:iLbi; w +11,. L...j. ,...,k-1; ,...,k+1 Q;(X,I,I)|lw + если ,,, если X ,р Y если Y| р 1Ы 1 - значени  разр дов, начина  с младшего адресного входа блока 10 W и W - целые числа из диапазона D модул рной системы счислени , определ юп;ие соответственно действительную и мнимую части 1--ОЙ из используемых в устройстве комплексных констант. Элемент 13 задержки представл ет ГТ1 ой цепь из - регистров. ИнформаHHbUi вход первого регистра  вл етвходом элемента задержки, выходы вого и последнего регистров  вл   соответственно первым и вторым одами элемента 13 задерлжи, управщие входы всех регистров цепи обънены и подключены к тактовому вхоэлемента 13 задергкки. Управл юздий д элемента 13 задержки и селекторвходы блоков групп гультиплексо6 и 9 объединены и подключены к авл ющему входу 1 устройства. Блок 1A.i суммировани  вычетов (,2,...,К+1) выполн ет сложение по модулю т; наборов из К-1 вычетов за Т тактов. Структурно блоки суммировани  вычетов аналогичны блокам 11 и 12 вычислени  интервального индекса Блок 18.1 делени  на константу ре ализован на посто нном запоминаюп ем устройстве, в  чейку которого записы ваетс  вычет А I - Т . 1) ti Lll9-- 9 I m., ., - m-М.-„, где i-j. и i-| - значени  младших и старших разр дов адресного входа посто н ного запоминающего устройства. Алгоритм умножени  комплексных чисел , реализуемый предлагаемым устройством , базируетс  на следующем. Пусть требуетс  перемножить комплексное число +JA на комплексную т, W . W константу W --J M имеющую но г к- I , К-1 номер 1е (0,1...,L-l. Действительна  и мнима  части искомого произведени  В В+JB могут быть вычислены по следующим приближенным формулам: в ij;rIlAV;A w) .. Г l(Jdl.. Устройство дл  умножени  комплексных чисел в модул рной системе счислени  работает следующим образом. „ , По сигналу , подаваемому в каж дом четном такте работы устройства с входа 1 на селекторные входы первого и второго бликов 6 и 9 мультиплексоров и управл ющий вход элемента 13 задержки, модул рный код (с/.,, . .. ,с/| ) действительной части комплексного чис ла А с входа 2.1,

   2.2,...,
2. 2.К через информационные входы второй группы блока 6 поступает в первый входной регистр 7, модул рный код (of-j ,... , ,) мнимой части числа с входов 3,1,

   3.23.К через вторую группу информационных входов блока 9 групп мульти плексоров поступает во второй входной регистр 8, а в элемент 13 задержки через вход 4 устройства передаетс  номер 1 комплексной константы, после этого начинаетс  первый такт операции умножени  комплексных чисел. На первом такте цифраei с i-ro выхода регистра 7 подаетс  на i-й информационный вход первой группы блока 9, i-й вход блока 11 вычислени  интервального индекса, а также на младшие разр ды адресного входа блока 10.1 () пам ти; цифра с j с 1-го выхода регистра 8 подаетс  на 1-е входы блока 5 формировани  дополнительного кода, блока 12 вычислени  интервального индекса, а также на следующие разр ды адресного входа блока 10.1 () пам ти, а номер 1 константы с первого выхода элемента 13 задержки поступает на старшие разр ды адресного входа блоков пам ти 10.1, 10.2,...,10.К-1. В блоке 5 осуществл етс  формирование дополнительного кода ((-о(-Х который с выхода Ьлока 5 через первую группу информационных входов блока 6 групп мультиплексоров (ввиду ) поступает во входной регистр 7; в регистре 8 посредством блока 9 мультиплексоров формируетс  модул рный код (о ,. . . ,о.). Из блока 10 пам ти считываетс  набор констант Q (,о(, 1), j-  компонента которого с 1-го выхода блока 10.1 пам ти передаетс  в 1-й входной регистр блока 14.J суммировани  вычетов, а блоки 11 и 12 начнут вычисление по модулю т интервальных индексов. По истечении Т-го такта на вьтодах блоков 11 и 12 сформируютс  соответственно вычеты 1(А) и i(A ), которые на (Т+1)-м такте подаютс  на младшие разр ды адресного входа блока 10.К пам ти. В то же врем  на старшие разр ды о тг ресного входа блока 10.К пам ти с второго выхода элемента 13 задержки подаетс  номер f константы. В результате из блока 10.К пам ти считываетс  набор констант Q(l(A ), l(A ), I), который запоминаетс  во вспомогательном регистре 16. Параллельно с этим в ходе тактов с второго по (Т+1)-й блок 14.j, суммиру  по модулю набор входных вычетов, находит величину С ,. с. На Т-м такте величины q и Q с выхода блока 14.1 и 1-го выхода вспомогательного регистра 16 подаютс  соответственпо на первый и второй входы модульного сумматора 15.1, который получает 1-ю цифру . модул рного кода интервального индекса I(A W ) числа; при этом . запоминаетс  во вспомогательном регистре 17. . На (Т+3)-м такте вычеты l. и с выходов вспомогательных регистров 17. и 17.. . поступают соответствен ( ° -- к ) но на голадшие и старшие разр ды входа блока 18.1 делени , который определ ет i-ю цифру модул рного кода мнимой части искомого произведени , при этом модул рный код мнимой части (9, ,,.., в) снимаетс  с выходов 19.1, 19.2, , 19.К устройства. В ходе тактов с второго по (Т+4)-й описанные действи  выполн ютс  дл  МОДУЛЯРНЫХ кодов ( |-о(Тнл , „/-о(1е и (о( I ,. . . ,о( ) , сформированных на первом такте соответственно в регистрах 7 и 8, В результате по окончании (Т+ +Л)-го такта блоки 18,1, 18.2,..,, 1В.К делени  получат модул рный код (и ....,/з) действительной части искомого произведений, который снимаетс  с выходов 19.1, 19.2,..., 19.К уртройства, на этом операци  умножени  комплексных-чисел завершаетс . Благодар  конвейерной структуре устройства дл  умножени  комплексных чисел в модул рной системе счислени  начина  с третьего такта в нем может быть начато выполнение новой операции Формула изобретени  Зстройство дл  умножени  комплекс ных чисел в модул рной системе счислени , содержащее первый входной регистр , первый блок вычислени  интервального индекса,группу модульных сум маторов, вспомогательный регистр, груп пу вспомогательных регистров, группу блоков суммировани  вычетов и группу блоков делени  на константу, причем вход вспомогательного регистра группы соединен с выходом соответствующего модульного сумматора группы (.i 1-K+1,iK - количествоОСНОВНЫХ модулей системы счислени ) выходы вспомогательных регистров группы, кроме (К+1)-го, соединены : с младшими разр дами входа соответсгвующих блоков делени  на константу грушш, старшие разр ды входа которых сое;динены с выходом (К-1)-го .вспомогательного регистра- группы, о т л и ч а ю щ е е с   тем что, с целью повы шеии  быстродействи , оно содержит блок формировани  дополнительного 12 56 ода по.модул м, первый и второй блои мультиплексоров, второй входной регистр, группу блоков пам ти, второй блок вычислени  интервального индекса и элемент задержки, причем выход блока формировани  дополнительного кода соединен с первым информационным входом первого блока мультиплексоров , второй информационный вход которого  вл етс  первой группой информационных входов устройства, выход первого блока мультиплексоров соединен с входом первого входного регистра , выход которого соединен с первым информационным входом второго блока мультиплексоров, второй информационныи вход которого  вл етс  второй группой информационных входов устройства, выход второго блока мультиплексоров соединение входом второго :входного регистра, выход которого соединен с входом блока форг шровани  дополнительного кода по модул м, селекторные входы блоков мультиплексоров и тактовый вход элемента задержки объединены и подключены к тактовому входу устройства, разр ды адресного входа, кроме старших, j-ro блока пам ти группы () соединены соответственно с разр дами j-й группы первого и второго входных ре-гистров , выходы первого и второго в-ходных регистров, входы первого и второго входных регистров. соединены соответственно с входами первого и второго блоков вычислени  интервального индекса, вход номер а константы устройства соединен с информационным входом элемента задершси, первый выход которого соединен со старшими . разр дами адресного входа j-ro блока .пам ти группы, выходы первого, второго блока вычислени  интервального индекса и второй выход элемента задержки соединены соответственно с разр дами адресного входа К-го блока пам ти группы, выход которого соеди-ден с входом вспомогательного регистра , первый и второй входы i-ro модульного сумматора группы подключены соответственно к выходу i-ro блока суммировани  вычетов группы и к i-й группе разр дов выхода вспомогатель-ного регистра, выходы блоков делени  йа константу группы  вл ютс  группой выходов устройстБа, i-  группа разр дов выхода j-ro блока пам ти группы соединена c-j-м входом i-ro блока суммировани  вычетов группы.

   19.К

   J/7

   1S.h

   -

   /7./W

   щ