Фи8.1 Изобретение относитс к вычис лительной технике и может быть использовано дл реализации логических алгоритмов, заданных в лингвистической форме. Цель изобретени - расширение функциональных возможностей процессора за счет реализации алгоритмов, заданных в лингвистической форме с произвольной комбинацией входных и выходных переменных. На фиг. 1 представлена функциональна схема процессора; на фиг. 2 сх,ема блока синхронизации; на фиг.З граф переходов счетчика блока синхронизации; на фиг. 4 - временна диаграмма работы блока синхронизации , на фиг. 5 - схема регистра адреса, первого, второго и третьего регистров числа, регистра кода сравнени и регистра вывода; -на фиг. 6 - схема регистров управлени , на фиг. 7 - схема блоков пам ти входных переменных, термов и инструкций; на фиг. 8 - схема мультиплексора данных и второго мультиплексора адреса; на фиг. 9 - схема первого мультиплексора адреса; на фиг. 10 - схема первого блока сравнени . Устройство содержит первый мультиплексор 1 адреса, счетчик 2 адреса , регистр 3 адреса, блок 4 пам ти .:входных переменных, блок 5 пам ти инструкций, блок 8 пам ти термов, первый и второй 8 регистры числа, третий регистр 9 числа, первый блок 10 сравнени , регистр 11 кода сравнени , группу 12 элементов И, первы регистр 13 управлени , второй муль типлексор 14 адреса, блок 15 пам ти выходных переменных, мультиплек-сор 16 данных, второй блок 17 сравнени , второй регистр 18 управлени регистр 19 вывода, блок 20 синхрони зации, информационный вход 21 и выход 22 мультиплексора I, вход 23 и выход 24 регистра 3, первый адресны вход 25 блока 4, установочный 26 и счетный 27 входы и выход 28 счетчикFi8.1 The invention relates to computing technology and can be used to implement logical algorithms specified in a linguistic form. The purpose of the invention is to expand the functionality of the processor due to the implementation of algorithms specified in linguistic form with an arbitrary combination of input and output variables. FIG. 1 shows the functional scheme of the processor; in fig. 2 sk, sync block; in FIG. 3, the transition graph of the synchronization unit counter; in fig. 4 is a timing diagram of the operation of the synchronization unit; FIG. 5 is a diagram of the address register, the first, second and third number registers, the comparison code register and the output register; in FIG. 6 is a control register diagram; FIG. 7 is a diagram of memory blocks of input variables, terms and instructions; in fig. 8 is a diagram of a data multiplexer and a second address multiplexer; in fig. 9 is a diagram of a first address multiplexer; in fig. 10 is a diagram of the first comparison unit. The device contains the first multiplexer 1 address, counter 2 addresses, address register 3, memory block 4: input variables, instruction memory block 5, term memory block 8, first and second 8 number registers, third register 9 numbers, first block 10 comparisons, comparison code register 11, AND group 12, first control register 13, second address type multiplexer 14, output variable memory block 15, data multiplex 16, second comparison block 17, second control register 18 output register 19, synchronization unit 20, information input 21 and output 22 multi leksora I, input 23 and output 24 of register 3, the first address input 25 of unit 4, the mounting 26 and the counter 27 input and 28 output Counter
2, второй адресньй вход 29 блока 4, первый адресный вход 30 блока 5, адресный вход 31 блока 6, синхровход 32 регистра 7, вход 33 разрещени обращени блока 6, синхровход 34 регистра 8, выход 35 блока 4, информационный вход36 и выход 37 регистра 7, входы 38 блока 10, информационный вход 39 мультиплексора 16, выход 12, the second address input 29 of block 4, the first address input 30 of block 5, address input 31 of block 6, synchronous input 32 of register 7, input 33 of resolution of block 6, synchronous input 34 of register 8, output 35 of unit 4, information input 36 and output 37 of register 7, inputs 38 of block 10, information input 39 of multiplexer 16, output 1
Информационным входом лингвистического процессора вл етс вход 21 мультиплексора 1, выход 22 которого подключен к входу 23 регистра 3. Вы55 ход 24 регистра 3 соединен с входом 29 блока 4 пам ти. Выход 35 блока 4 пам ти подключен к входу 36 регистра 7, выход которого подключен к входу 38 блока 10 и входу 39 мультиппексо12 40 блока 10, вход 41 и выход 42 регистра 11, первый 43 и второй 44 входы блока 17, выход 45 блока 17, информационный вход 46 и выход 47 регистра 18, управл ющий вход 48 мультиплексора 16, управл ющий вход 49 мультиплексора 14, управл ющий вход 50 (вход разрешени обращени ),второй адресный вход 51 и выход 52 блока 5, информационный вход 53, синхровход 54 и выход 55 регистра 9, первые 56 и вторые 57 входы и выходы 58 элементов И группы 12, информационный вход 59 и выход 60 регистра 13, первый адресный вход 61 блока 15, выход 62 блока 6, информационный вход 63 и выход 64 регистра 8, информационный вход 65 и выход 66 мультиплексора 14, второй адресный вход 67, управл ющий вход 68 (вход разрешени обращени ) и выход 69 блока 15, информационный вход 70, синхровход 71 и выход 72 регистра 19, установочный вход 73 и синхровход .74 регистра 13, установочный вход 75 и синхровход 76 регистра 18, тактовый вход 77, первый 78 и второй 79 выходы, вход 80 пуска, третий 81, четвертый 82, п тый 83 и тестой 84 выходы блока 20, управл ющий вход 85 мультиплексор а 1 , счетчик 86, первый третий элементы И 87-89, первый третий элементы НЕ 90-92, четвертый дев тый элементы И 93-98, первый 99 и второй 100 элементы ИЛИ, дес тый 101 и одиннадцать 102 Элементы И-и четвертый элемент НЕ 103 блока 20, четырехразр дные регистры 104-106 регистров 7-9 числа, регистра 3, регистра II и регистра 19, триггеры 107-110 регистров 13 и 18, одноразр дные запоминающие блоки 111114 блоков 4-6 пам ти, элементы И 115-126 и элементы ИЛИ 127-130 мультиплексоров 14 и 16, одноразр дные мультиплексоры 131-134 мультиплексора 1, схемы 135-137 сравнени коммутаторы 138-14.0, элементы ИЛИ 141143 , элементы НЕ 144-147, элементы 148-150 блока 10. pa 16. Выход 40 блока 10 соединен с входом 41 регистра 11, выход которо го подключен к входам 49 и 48 мульт плексоров 14 и 16. Выход мультиплек сора 16 соединен с входом 43 блока 17, выход 45 которого подключен к входу 46 регистра 18. Установочны вход 75 регистра 18 соединен с уста новочными, входами 26 и 73 счетчика 2 и регистра 13 и подключен g: выходу 78 блока 20., выход 79 которого соединен с счетным входом 27 счетчика 2. Вход 25 блока 4 пам ти соединен с входом 31 блока 6 пам ти, входом 30 блока 5 пам ти, управл ющим входом 85 мультиплексора 1 и вх дом 80 блока 20 и подключен к выходу 28 счетчика 2, Выход 62 блока 6 соединен с входом 63 регистра 8, выход 64 которого подключен к информа ционному входу мультиплексора 14, в ход которого соединен с входом 51 блока 5. Выход 52 блока 5 подключен к входу 53 регистра 9, выход 55 которого соединен с входами 56 элементов И группы 12, выходы 58 которых подключены к входу 59 регистра 13. Выход 60 регистра 13 соединен с входами 57 элементов И группы 12 и входом 61 блока 15, вход 67 которого соединен с -входом 44 блока 17 и подключен к выходу 47 регистра 18.. Выход 69 блока 15 соединен с входом 70 регистра 19, выход 72 которого вл етс выходом результата процессора . Вход разрешени обращени блок 4 пам ти соединен с входом 33 блока 6 пам ти, синхровходами 32 и 34 регистров 7 и 8 и выходом 81 блока 20 выход 83 которого подключен к входу 74 регистра 13. Вход 50 блока 5 соединен с синхровходами 54- и 76 регистра 9 и регистра 18 и выходом 82 блока 20, выход 84 которого соединен с входами 68 и 7 блока 15 и регистра 19. Вход 77 блока 20 вл етс тактовым входом процессора. Первый, третий и четвертый информационные входы счетчика 86 блока 20 соединены с имной О, а второй информационный вход счетчика 86 - с шиной 1. Первый выход счетчика 86 соединен ,с входом элемента 90 и первыми входами элементов 94, 96 и 98. Выход элемента 90 соединен с первыми входами элементов 93, 95 и 97. Второй выход счетчика 86 подключен . к входу элемента 91 .и третьим входам элементов 95 и 96. Выход элемен814 та 9 соединен с вторыми входами элементов 93, 94, 97 и 98. Третий выход счетчика 86 подключен к входу элемента 92 итретьим входам элементов 97 и 98. Выход элемента 92 соединен с третьими входами элементов 93 и 9А и вторыми входами элементов 95 и 96. Выход элемента 93 подключен к первому входу элемента 99. Выход элемента 94 соединен с вторым входом элемента 99 и выходом 78 блока 20. Выход элемента 95 подключен к третьему входу элемента 99 и третьему выходу 81 блока 20. Выход элемента 96 соединен с четвертым входом элемента 99 и четвертым выходом 82 блока 20, Выход элемента 97 соединен с первыми входами элементов 101 и 102, а также с выходами 79 и 83 блока 20. Выход элемента 98 подключен к первому входу элемента 87 и выходу 84 блока 20. Вход 80 блока 20 соединен с входом элемента 100, выход которого подключен к входу элемента 103 и второму входу элемента 101. Выход элемента 103 подключен к второму входу элемента 102, выход которого соединен с п тым входом элемента 99, выход которого подключен к первому входу элемента 89. Выход элемента 101 подключен к первому входу элемента 88. Вторые входы элементов 87-89 - объединены между собой и подключены к тактовому входу 77 блока 20. Выход элемента 87 подключен к входу установки О счетчика 86, выходы элементов 88 и 89 подключены соответственно к установочному и счетному входам счетчика 86. Лингвистический процессор работает следующим образом. Рлок 4 пам ти имеет страничную организацию, причем кажда страница соответствует одной лингвистической переменной, а кажда чейка - конкретному значению входной переменной. Кажда чейка разбита на k зон (где k - число терм-значений соответствующей переменной), а кажда зона содержит , значение принадлежности входного значени к данному терму. В блоке 6 пам ти в каждой чейке хран тс терм-значени лингвистических переменных . Блок 5 пам ти имеет страничную организацию, причем страница соответствует лингвистической переменной , а чейка - терм-значению соответствующей переменной. Разр дность слова блока 5 равна Количеству инструкций в лингвистическом протоколе алгоритма. При этом слово содержит 1 лишь в тех разр дах, которые соответствуют инструкци м лингвистического протокола, содержащим данное лингвистическое значение входного па раметра.. Блок 15 пам ти содержит выходные решени . Причем страница пам ти , содержаща выходное решение в лингвистической форме, определ етс содержимым регистра 13, а конкретное числовое значение выходного параметра - содержимым регистра 18. Рассмотрим работу лингвистического процессора по тактам. В первом такте по сигналу с выхода 78 блока 20 в счетчик 2 заносите значение N. Значение на выходе счетчика уменьшаетс в каждом такте на при наличии единичного сигнала на входе 27 счетчика. Все разр ды регистров 13 и 18 устанавливаютс в единичное состо ние. Выходное значение счетчика 2 поступает на вход 25 блока 4 и на вход 30 блока 5, вы бира в этихблоках соответствующие страницы, на вход 31 блока 6, выбира соответствующие чейки, на вход 80 блока 20 и вход 85 мультиплексора 1, пропуска значение N-ro параметра через мультиплексор 1 (управл ющий вход 85 мультиплексора 1 вл етс адресным входом, если вход 85 вл етс трехразр дным, с его помощью коммутируетс восемь разр дов и формацйонного входа 21 мультиплексора 1), С выхода 22 мультиплексора 1 значение N-ro параметра поступает на вход 23 регистра 3, Свыхода 24 регистра 3 информаци поступает на вход 29 блока 4 пам ти, выбира соответствующую чейку. Во втором такте по сигналу с выкода 81 блока 20, поступающему на входы 86 и 33 блоков 4 и 6 пам ти, а также на входы 32 и 34 регистров 7 и 8, Происходит чтение информации Из блоков 4 и 6 пам ти соответствен но на регистры 7 и 8 (входы 36 и 63 Регистр 7 считывает значени функции принадлежности входного парамет ра к термам N-ой лингвистической пе ременной, а регистр 8 - терм-значени этой же лингвистической переменной . В этом же такте блок 10 вы вл ет максимальное значение функци принадлежности к термам данной лингвистической переменной. Выход 40 блока 10 имеет разр дность, равную 16 числу термов, 1 По вл етс на том выходе, где функци принадлежности максимальна. По входу 41 эта 1 записьшаетс в регистр 1I, с выхода 42 которого она поступает на вход 49 мультиплексора 14 и вход 48 мультиплексора 16, пропуска на выход 66 мультиплексора 14 номер терм-значени лингвистической переменной и на вход 43 блока 17 максимальный из показателей степеней принадлежности входного числового значени к термзначени м данной лингвистической переменной . На вход 44 блока 17 поступает код с выхода 47 регистра 18, Блок I7 осуществл ет сравнение содержимого регистра 18 с числом, поступившим с выхода мультиплексора 16, и вьтдает на выход 45 мийима ьное из них. Информаци с выхода 66 мультиплексора 14 поступает на вход 51 блока 5, вл сь адресом чейки, В третьем такте по сигналу с выхода 82 блока 20, поступающему на вход с/. п .. ic.54 регистра 9, на вход 76 регистра 18 и на вход 50 блока 5, происходит следующее, С выхода 52 блока 5 на регистр 9 считьшаетс слово, содержащее 1 лишь в тех разр дах, которые соответствуют инструкци м лингвистического протокола, включающим полученное (на входе 51) лингвистическое значение входного параметра. Информаци с выхоДа 45 блока 17 записываетс в регистр 18, Регистр 18 должен быть выполнен на двухступенчатых триггерах, так как информахда с его выхода 47 поступает через блок 17 на его же вход 46, Регистр 13 также вл етс двухступенчатым. Таким образом, в регистре 17 осуществл етс хранение минимальной из максимальных степеней принадлежности всех входных параметров, В четвертом такте по сигналу с выхода 79 блока 20, поступающему на вход 27 счетчика 2, осуществл етс вычитание 1 из его содержимого, что соответствует переходу к следующему параметру системы и соответст-: венно. к следующим -страницам блоков 4 и 5 пам ти и следующей чейке бпока 6, , В процессе работы устройства содержимое счетчика поступает на вход 80 блока. 20, В четвертом такте производитс анализ его содержимого на равенство нулю. При неравенстве содердамого счетчика 2 нулю управление передаетс второму , т.е.The information input of the linguistic processor is the input 21 of the multiplexer 1, the output 22 of which is connected to the input 23 of register 3. The output 55 of the course 24 of the register 3 is connected to the input 29 of the memory block 4. The output 35 of memory block 4 is connected to input 36 of register 7, the output of which is connected to input 38 of block 10 and input 39 of multipex 12 40 block 10, input 41 and output 42 of register 11, the first 43 and second 44 inputs of block 17, output 45 of block 17 , information input 46 and output 47 of register 18, control input 48 of multiplexer 16, control input 49 of multiplexer 14, control input 50 (access permission input), second address input 51 and output 52 of block 5, information input 53, synchronous input 54 and the output 55 of register 9, the first 56 and second 57 inputs and outputs of the 58 elements And groups of 12, information in one 59 and output 60 of register 13, first address input 61 of block 15, output 62 of block 6, information input 63 and output 64 of register 8, information input 65 and output 66 of multiplexer 14, second address input 67, control input 68 (resolution input references) and output 69 of block 15, information input 70, sync input 71 and output 72 of register 19, setup input 73 and sync input .74 register 13, installation input 75 and sync input 76 of register 18, clock input 77, first 78 and second 79 outputs, the start 80 input, the third 81, the fourth 82, the fifth 83 and the test 84 outputs of the block 20, the control input 85 of the multiplex corr a 1, counter 86, first third elements AND 87-89, first third elements NOT 90-92, fourth ninth elements AND 93-98, first 99 and second 100 elements OR, tenth 101 and eleven 102 Elements And the fourth element is NOT 103 of block 20, four-bit registers 104-106 of registers 7–9 numbers, register 3, register II and register 19, triggers 107-110 of registers 13 and 18, single-bit memory blocks 111114 of blocks 4-6 of memory, elements Both 115-126 and elements OR 127-130 of multiplexers 14 and 16, single-bit multiplexers 131-134 of multiplexer 1, circuits 135-137, compare switches 138-14.0, elements You are OR 141143, elements NOT 144-147, elements 148-150 of block 10. pa 16. The output 40 of block 10 is connected to the input 41 of register 11, the output of which is connected to the inputs 49 and 48 of the multiplexers of the plexors 14 and 16. The output of the multiplex 16 connected to input 43 of block 17, output 45 of which is connected to input 46 of register 18. Setup input 75 of register 18 is connected to setup, inputs 26 and 73 of counter 2 and register 13 and is connected to g: output 78 of block 20. whose output 79 is connected with counter input 27 of counter 2. Input 25 of memory block 4 is connected to input 31 of memory block 6, input 30 of memory block 5, control input 85 Ultiplexer 1 and input 80 of block 20 and connected to output 28 of counter 2, Output 62 of block 6 is connected to input 63 of register 8, output 64 of which is connected to information input of multiplexer 14, to which input is connected to input 51 of block 5. Output 52 unit 5 is connected to the input 53 of the register 9, the output 55 of which is connected to the inputs 56 of the elements AND group 12, the outputs 58 of which are connected to the input 59 of the register 13. The output 60 of the register 13 is connected to the inputs 57 of the elements AND group 12 and the input 61 of the unit 15, input 67 which is connected to the input 44 of the block 17 and connected to the output 47 of the register 18 .. The output 69 of block 15 is connected to input 70 of register 19, the output 72 of which is the output of the result of the processor. The enable input of the memory block 4 is connected to the input 33 of the memory block 6, the synchronous inputs 32 and 34 of registers 7 and 8 and the output 81 of the unit 20 whose output 83 is connected to the input 74 of the register 13. The input 50 of the unit 5 is connected to the synchronous inputs 54 and 76 register 9 and register 18 and output 82 of block 20, output 84 of which is connected to inputs 68 and 7 of block 15 and register 19. Input 77 of block 20 is the processor's clock input. The first, third and fourth information inputs of the counter 86 of the block 20 are connected to the name O, and the second information input of the counter 86 is connected to the bus 1. The first output of the counter 86 is connected to the input of the element 90 and the first inputs of the elements 94, 96 and 98. The output of the element 90 connected to the first inputs of elements 93, 95 and 97. The second output of the counter 86 is connected. to the input of the element 91. and the third inputs of the elements 95 and 96. The output of the element 814 and 9 is connected to the second inputs of the elements 93, 94, 97 and 98. The third output of the counter 86 is connected to the input of the element 92 and the third inputs of the elements 97 and 98. The output of the element 92 is connected with the third inputs of elements 93 and 9A and the second inputs of elements 95 and 96. The output of element 93 is connected to the first input of element 99. The output of element 94 is connected to the second input of element 99 and the output 78 of block 20. The output of element 95 is connected to the third input of element 99 and the third output 81 of the block 20. The output of the element 96 is connected to four the first input element 99 and the fourth output 82 of the block 20, the Output of the element 97 is connected to the first inputs of the elements 101 and 102, as well as to the outputs 79 and 83 of the block 20. The output of the element 98 is connected to the first input of the element 87 and the output 84 of the block 20. Input 80 unit 20 is connected to the input of element 100, the output of which is connected to the input of element 103 and the second input of element 101. The output of element 103 is connected to the second input of element 102, the output of which is connected to the fifth input of element 99, the output of which is connected to the first input of element 89. The output element 101 is connected to the first input elements enta 88. The second inputs of elements 87-89 are interconnected and connected to the clock input 77 of the block 20. The output of the element 87 is connected to the installation input About counter 86, the outputs of the elements 88 and 89 are connected respectively to the installation and counting inputs of the counter 86. Linguistic processor works as follows. Memory memory 4 has a page organization, with each page corresponding to one linguistic variable, and each cell to a specific value of the input variable. Each cell is divided into k zones (where k is the number of term-values of the corresponding variable), and each zone contains the value of belonging of the input value to this term. In block 6 of the memory, the term values of the linguistic variables are stored in each cell. Memory block 5 has page organization, the page corresponding to the linguistic variable, and the cell the term value of the corresponding variable. The word width of block 5 is equal to the Number of instructions in the linguistic protocol of the algorithm. In this case, the word contains 1 only in those bits that correspond to the linguistic protocol instructions containing the given linguistic value of the input parameter. Memory block 15 contains output solutions. Moreover, the memory page containing the output solution in linguistic form is determined by the contents of register 13, and the specific numerical value of the output parameter is determined by the contents of register 18. Consider the operation of the linguistic processor in cycles. In the first clock cycle, according to the signal from the output 78 of the block 20, enter the value N into the counter 2. The value at the output of the counter decreases in each clock cycle if there is a single signal at the input 27 of the counter. All bits of registers 13 and 18 are set to one. The output value of the counter 2 is fed to the input 25 of block 4 and to the input 30 of block 5, selecting the corresponding pages in these blocks, to the input 31 of block 6, selecting the corresponding cells, to the input 80 of block 20 and the input 85 of multiplexer 1, skip the N-ro value parameter through multiplexer 1 (control input 85 of multiplexer 1 is an address input, if input 85 is three-bit, it switches eight bits and form-input 21 of multiplexer 1), N-ro parameter is output from output 22 of multiplexer 1 on the entrance 23 of the register 3, Svyhod 24 register 3 information is fed to input 29 of memory block 4, selecting the appropriate cell. In the second cycle, the signal from the code 81 of the block 20, which is fed to the inputs 86 and 33 of memory blocks 4 and 6, as well as to the inputs 32 and 34 of registers 7 and 8, reads information from memory blocks 4 and 6, respectively, to the registers 7 and 8 (inputs 36 and 63 Register 7 reads the values of the membership function of the input parameter to the terms of the Nth linguistic variable, and register 8 reads the term-values of the same linguistic variable. In the same cycle, unit 10 detects the maximum value of the function affiliation with the terms of this linguistic variable. Output 40 of block 10 has a digit equal to 16 the number of terms, 1 Appears at the output where the membership function is maximum. At input 41 this 1 is written to register 1I, from output 42 of which it goes to input 49 of multiplexer 14 and input 48 of multiplexer 16, passes to the output 66 of the multiplexer 14 is the number of the therm-value of the linguistic variable and the input 43 of the block 17 is the maximum of the indicators of the degree of belonging of the input numerical value to the thermal meanings of the given linguistic variable. The input 44 of block 17 receives the code from the output 47 of register 18, Block I7 compares the contents of register 18 with the number received from the output of multiplexer 16, and outputs 45 of the maximum of them. The information from the output 66 of the multiplexer 14 is fed to the input 51 of the block 5, being the address of the cell. In the third cycle, the signal from the output 82 of the block 20 entering the input from /. .. ic.54 register 9, to input 76 of register 18 and to input 50 of block 5, the following occurs. From the output 52 of block 5 to register 9, the word containing 1 is read only in those bits that correspond to the linguistic protocol instructions, including the received (input 51) linguistic value of the input parameter. Information from output 45 of block 17 is recorded in register 18, Register 18 must be executed on two-stage triggers, since the information from its output 47 enters through block 17 to its own input 46, Register 13 is also a two-step one. Thus, in register 17, the minimum of the maximum degrees of membership of all input parameters is stored. In the fourth clock, the output 79 of block 20, which is fed to the input 27 of counter 2, subtracts 1 from its contents, which corresponds to the next parameter systems and, accordingly. The following are the pages of blocks 4 and 5 of the memory and the next cell, 6,. During operation of the device, the contents of the counter are fed to input 80 of the block. 20, In the fourth cycle, its contents are analyzed for equality to zero. If the counter 2 is not equal to zero, control is transferred to the second, i.e.
происходит ввод и анализ значени следующего параметра системы. Если содержимое счетчика 2 равно нулю, т.е. анализ всех параметров системы произведен, то управление передаетс п тому такту. По сигналу с выхода 83 блока 20 осуществл етс запись информации с выходов 58 элементов И 12 в регистр 13.The following system parameter is entered and analyzed. If the contents of counter 2 is zero, i.e. analysis of all system parameters is performed, then control is transferred to that tact. The signal from the output 83 of block 20 records information from the outputs of the 58 elements And 12 into the register 13.
В п том такте производитс выбор решени дл системы. К этому момент на регистре 13 сформировалс код,содержащий 1 лиигь В том разр де, который соответствует инструкции в лйнгвист гческом протоколе, описывающей текущее состо ние объекта. Эта 1 определ ет страницу блока 15 пам ти содержащую выходное решение в соответствии с выбранной инструкцией лингвистического протокола. Сформированный код в регистре 13 дает возможность адресоватьс непосредственно к матрице пам ти без использовани дешифратора. Содержимое регистра 18 поступает на вход 67 блока 15 пам ти и определ ет чейку в выбранной странице, содержащую значени выходных параметров. По сигналу с выхода 84 блока 20, поступающему на входы 68 и 71 блока 15 и регистра 19, производитс считывание выходного решени из блока 15 в регистр 19. Цикл работы процессора заканчиваетс записью выходного реше-i НИН в регистр 19. В этом случае на выходные шины с выхода 72 регистра 19 выдаетс код выходной функции.In the fifth cycle, a decision is made for the system. At this point in the register 13, a code was generated containing 1 ligy In the category that corresponds to the instructions in the linguistic protocol describing the current state of the object. This 1 defines a memory block page 15 containing the output solution in accordance with the selected linguistic protocol instruction. The generated code in register 13 makes it possible to address the memory matrix directly without using a decoder. The contents of register 18 are fed to input 67 of memory block 15 and determine the cell in the selected page containing the values of the output parameters. A signal from output 84 of block 20, fed to inputs 68 and 71 of block 15 and register 19, reads the output solution from block 15 to register 19. The processor cycle ends by writing the output solution I of the NIN to register 19. In this case, the weekend Tires from output 72 of register 19 are given an output function code.