SU1417004A1 - On-line memory addressing device - Google Patents
On-line memory addressing device Download PDFInfo
- Publication number
- SU1417004A1 SU1417004A1 SU864078296A SU4078296A SU1417004A1 SU 1417004 A1 SU1417004 A1 SU 1417004A1 SU 864078296 A SU864078296 A SU 864078296A SU 4078296 A SU4078296 A SU 4078296A SU 1417004 A1 SU1417004 A1 SU 1417004A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- register
- inputs
- decoder
- Prior art date
Links
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
Изобретение относитс к вычислк тельной технике и может быть использовано в ЭВМ с оперативной пам тью, объем которой больше области адресации операндов в системе команд. Цель изобретени - повышение быстродействи устройства при обращении к разным блокам пам ти. Устройство адресации оперативной пам ти содержит три регистра , два дешифратора, четыре элемента И, элемент ИЛИ, элемент НЕ, блок канальных передатчиков. Повышение быстродействи устройства обеспечиваетс автоматическим перепрограммированием адресов номеров блоков пам ти при чередующемс обращении к различным блокам пам ти. 1 ил. с The invention relates to a computational technique and can be used in a computer with random access memory, the volume of which is greater than the addressing area of operands in the instruction set. The purpose of the invention is to increase the speed of the device when accessing different memory blocks. The memory addressing device contains three registers, two decoders, four AND elements, an OR element, an NOT element, and a channel transmitter block. Improving the speed of the device is provided by automatic reprogramming of the addresses of the memory block numbers during the alternating access to different memory blocks. 1 il. with
Description
4four
Изобретение относитс к вычисли- терьной технике и может быть использовано в ЭВМ с оперативной пам тью, объем которой больше области адреса- ЦИИ операндов в системе команд.The invention relates to a computer technique and can be used in a computer with RAM, the volume of which is larger than the address area of the operands in the instruction set.
, Цель изобретени - повышение быстродействи устройства.при обращении к разным блок .-т пам ти,The purpose of the invention is to increase the speed of the device. When accessing different blocks of memory,
На чертеже приведена функциональ- на схема устройства.The drawing shows the functional scheme of the device.
I Устройство состоит иэ шины 1 адре- с|а, шины 2 данных, шины. 3 управлени , б1лока 4 пам ти программ, дешифратора 5, элементов И 6 и 7, регистра 8, э лемента И 9, дешифратора 10, блока И |анальных передатчиков, элемента И 12, элемента НЕ 13, элемента ИЛИ J4, регистров 15 и 16, блоков 17 пам ти данных.I The device consists of bus 1 address | a, bus 2 data bus. 3 controls, block 4 of program memory, decoder 5, elements 6 and 7, register 8, element 9 and decoder 10, block AND anal transmitters, element 12, NOT 13, element OR J4, registers 15 and 16, data memory block 17.
: Младшие разр ды шины 1 адреса ттод- Цлючены к младшим разр дам адресных входов блока 4 пам ти программ и блоков 17 пам ти дайных, а также дешифратору 5. Старшие разр ды шины 1 адреса подключены к информационным входам регистра 15 и входам элемента И 12, выход которого подключен к входам выбор . ки регистра 16, дешифратора 10 и -через элемент НЕ 13 к входу выборки регистра 15 и входу выборки блока 4 пам ти программ. Шина 2 данных под ключена к информационным входам регистров 8 и J6, блокам 4 и 37 пам ти и выходам блока JJ канальных передат- чиков.: Low order bits of bus 1 address tto- Are connected to lower bits of the address inputs of block 4 of program memory and blocks 17 of memory and decoder 5. High bits of bus 1 address are connected to the information inputs of register 15 and the inputs of the And 12 element whose output is connected to the inputs selection. ki register 16, decoder 10 and through the element NOT 13 to the input of the sample register 15 and the input of the block 4 of program memory. Data bus 2 is connected to the information inputs of registers 8 and J6, blocks 4 and 37 of memory, and outputs of the block JJ of channel transmitters.
Шина 3 управлени состоит из нескольких разр дов. Разр д ввод шины 3 подключен к одному из входов элемента И 9. .Разр д вывод шины 3 управле- НИН подключен к входам элементов И 6 и 7.The control bus 3 consists of several bits. The discharge input bus 3 is connected to one of the inputs of the element 9. 9. The discharge output of the bus 3 control NIN is connected to the inputs of the elements 6 and 7.
Разр ды ввод и вывод шины 3 управлени подсоединены соответственно к входам чтени и записи блока 4 пам - ти программ, блоков 17 пам ти, а также к входам элемента ИЛИ 14, выход которого подключен к входам выборки регистров 16 и 15.The input and output bits of the control bus 3 are connected respectively to the read and write inputs of the program memory block 4, memory blocks 17, as well as the inputs of the OR 14 element, the output of which is connected to the inputs of the sampling of registers 16 and 15.
Устройство работает следуюш,им образом .The device works in the following way.
Устройство позвол ет осуш,ествл ть адресацию чеек пам ти путем его предварительного программировани , т,е„ указани номера блока пам ти и страницы внутри блока, к которой производитс обращение. Обраш.вние к блоку 4 пам ти программ производитс The device allows to dry up, addressing the memory cells by preprogramming it, i.e., indicating the memory block number and the page inside the block to be accessed. A look at the program memory block 4 is produced
без предварительного программировани устройства.without prior programming of the device.
Номер блока и номер страницы запоминаетс соответственно в регистрах 8 и 16. Выбор этих регистров осуществл етс путем присвоени им условных собственных номеров в системе внешних устройств ЭВМ,, использующей данное устройство адресации. Номер поступает по .шине 1 адреса на дешифратор 5 который опознает собственный номер регистра 8 или .16 и разрешает прохождение через элемент И 6 или 7 импульса записи, поступаюш,его по линии вывод шины 3 управлени , на вход записи регистра 8 или 16. Этим импульсом соответственно записываютс поступаю- ш,ие по шине 2 данных номер блока в регистр 8 или номер страницы в регистр 16. Выборка соответствующего блока 17 пам ти осуществл етс при помощи дешифратора 10.The block number and the page number are stored in registers 8 and 16, respectively. These registers are selected by assigning conditional own numbers in the system of external computer devices using this addressing device. The number arrives at the address 1 bus to the decoder 5 which identifies its own register number 8 or .16 and allows the write pulse passed through the AND 6 or 7 element received by the control bus output 3 line to the register entry 8 or 16. This a pulse is recorded, respectively, of the incoming, and the data on the bus 2 data block number in the register 8 or page number in the register 16. The selection of the corresponding memory block 17 is performed using the decoder 10.
Блок 11 канальных передатчиков с трехстабильным выходом, управл емый сигнал Ввод выдает в шину данных информацию с регистра В при необходимости контрол его состо ни .A block of 11 channel transmitters with a three-stage output, a controllable signal. The input sends information to the data bus from register B, if necessary, to monitor its state.
Многостабильные регистры 15 и 16 включены таким образом, -что при подаче сигналов выборки на их входы выборки регистр 15 разрешает прохождение сигнала с информационных входов на выходы, а на выход регистра 16 поступает информаци , записанна в него ранее.Multistable registers 15 and 16 are included in this way — that when the sampling signals are fed to their sampling inputs, register 15 permits the passage of the signal from the information inputs to the outputs, and the information recorded in it earlier arrives at the output of register 16.
Количество страниц в каждом из блоков пам ти определ етс количеством старших разр дов .шины 1 адреса, заведенных на регистр 15 и элемент И 12. Например, если к ним подключено два разр да, то каждый из блоков 17 пам ти разбит на четыре страницы .The number of pages in each of the memory blocks is determined by the number of high-order bits of 1 address assigned to register 15 and element 12. For example, if two bits are connected to them, then each of the blocks of 17 memory is divided into four pages.
Устройство работает следующим образом .The device works as follows.
Л р и м е р. Пусть каждый из блоков 17 пам ти имеет 64 К байт пам ти и разбит на; 4 страни: . пам ти, т,е, дл адресации страницы используютс два старших разр да шины адреса. Блок 4 пам ти программ имеет 48 К байт пам ти. Поле адресации условно делитс на две зоны: перва составл ет 48 К байт, втора - остальные V 6 К б аи т .LR and meer. Let each of the 17 memory blocks has 64 K bytes of memory and is broken into; 4 pages:. The memory, t, e, is used for addressing the page by two high-order address bits. Block 4 of program memory has 48 K bytes of memory. The addressing field is conventionally divided into two zones: the first is 48 K bytes, the second is the remaining V 6 K b ai.
Если адрес требуемой Я11ейки находитс в пределах nepBoii зоны, т.е. хот бы один из двух старших р.чзр дов кода адреса равен нулю, запрещающий потенциал подаетс на стробирую- щий вход дешифратора 10 и этим запрещаетс выборка блока 17 пам ти. Раз- решающий потенциал с выхода элемента НЕ 3 подаетс на вход выборки блока 4 пам ти и на вход выборки регистра 15, на второй вход выборки которого через элемент ИЛИ 14 поступает сиг нал с разр дов вывод или ввод шины 3 управлени . В этом случае разрешаетс пр мое прохождение информации с входа регистра 15 на его выход. ким образом, два старших разр да По- ступают на адресные входы блоков 4 и 17 пам ти .через регистр J5, мдад- шие - по шине , а доступ разрешен к блоку 4 пам ти программ.If the address of the required IP is located within the nepBoii zone, i.e. at least one of the two higher-order address code codes is zero, the inhibitory potential is applied to the gate input of the decoder 10, and this prevents the selection of the memory block 17. The resolving potential from the output of the element HE 3 is fed to the sample input of the memory block 4 and to the sample input of the register 15, to the second input of which through the element OR 14 the signal from the bits output or input bus 3 of the control is received. In this case, the passage of information from the input of register 15 to its output is permitted. In this way, the two most significant bits go to the address inputs of memory 4 and 17 through the J5 register, via the bus, and access is allowed to program memory 4.
Когда адрес чейки находитс во второй зоне адресного пол , то два старших разр да кода адреса равны единице и разрешаюш;ий потенциал на выходе элемента И 12 разрешает прохождение сигнала выборки через дешифра- тор 10 на вход выборки соответствующего блока 17 пам ти, одновременно поступа на второй вход выборки регистра 16. В таком режиме осуществл етс выдача на выходы регистра запи- санных в него двух разр дов (номера страницы). Таким образом, на адресных входах блоков 4 и 17 пам ти формируетс адрес, старшие разр ды которого определ ютс значением, записанным в регистре 16, а младшие поступают не-, посредственно с шины 1 адреса.When the cell address is in the second zone of the address field, the two most significant bits of the address code are equal to one and resolvable, and the potential at the output of element I 12 allows the sample signal to pass through the decoder 10 to the input of the sample of the corresponding memory block 17, simultaneously entering the second input of the sampling register 16. In this mode, two registers are written to the outputs of the register (page number). Thus, at the address inputs of memory blocks 4 and 17, an address is formed, the high bits of which are determined by the value recorded in register 16, and the low bits are received directly from the address bus 1.
Регистр 15 И блок 4 пам ти отключаютс от шины 1 адреса путем подачи запирающего сигнала с выхода инвер- тора 13.Register 15 and memory block 4 are disconnected from address bus 1 by supplying a locking signal from the inverter 13 output.
Адресаци пол блока 4 пам ти программ осуществл етс непосредственно, а пол внутри страницы пам ти - кос- венно при помощи младших разр дов. Старшие разр ды должны быть всегда равными единице.Addressing the field of the program memory block 4 is carried out directly, and the field inside the memory page - indirectly using the lower bits. Higher bits must always be equal to one.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864078296A SU1417004A1 (en) | 1986-06-16 | 1986-06-16 | On-line memory addressing device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864078296A SU1417004A1 (en) | 1986-06-16 | 1986-06-16 | On-line memory addressing device |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1417004A1 true SU1417004A1 (en) | 1988-08-15 |
Family
ID=21241675
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU864078296A SU1417004A1 (en) | 1986-06-16 | 1986-06-16 | On-line memory addressing device |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1417004A1 (en) |
-
1986
- 1986-06-16 SU SU864078296A patent/SU1417004A1/en active
Non-Patent Citations (1)
Title |
---|
Патент GB № 2073225, кл. G, 06 F 13/00, 198J. Авторское свидетельство СССР № 999054, кл. G 06 F 9/36, 198. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4879687A (en) | Memory device having valid bit storage units to be reset in batch | |
JPH0255878B2 (en) | ||
KR970051152A (en) | Semiconductor Memory Device with Data Bus Line Structure Suitable for Fast Burst Read / Write Operation | |
US4992976A (en) | Method of allocating board slot numbers with altering software | |
KR100389220B1 (en) | Multiple multiport register files that accept data of different lengths | |
JPS63163937A (en) | Memory controller | |
IE53486B1 (en) | Memory | |
SU1417004A1 (en) | On-line memory addressing device | |
EP0057096B1 (en) | Information processing unit | |
US4677591A (en) | Semiconductor memory device | |
SU439810A1 (en) | Exchange device | |
JPH01211395A (en) | Ic memory | |
SU1310900A1 (en) | Content-addressable storage | |
JP3183167B2 (en) | Semiconductor storage device | |
SU1460740A1 (en) | Memory device | |
SU1345202A1 (en) | Random access memory | |
US5666316A (en) | Integrated seminconductor memory | |
SU1295409A1 (en) | Device for organizing multiprocessor system | |
JPS623504B2 (en) | ||
KR0172434B1 (en) | Semiconductor memory device | |
SU1211737A1 (en) | Memory access driver | |
SU1674145A1 (en) | Device to process imperfect data | |
SU1182579A1 (en) | Device for reading information from associative memory | |
SU1451773A1 (en) | Associative-address on-line storage | |
SU781974A1 (en) | Storage |