SU1269209A1 - Запоминающее устройство - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, а именно к запоминающим устройствам. Может быть использован.о в быстродействующих запоминающих устройствах на Л1ДГ1-транзистора в интегральном исполнении . Целью изобретени   вл етс  повышение быстродействи  устройства. Оно содержит накопитель, дешифраторы строк и столбцов, входы которых  вл ютс  адресными входами устройства, формирователь сигналов считывани , формирователь управл ющих сигналов и ключей, включенные между соответствующими выходами накопител , дешифраторов и общей тиной. Повышение быстродействи  обеспечиваетс  предзар дом шин устройства. 1 з.п. ф-лы, I ил.

Description

ьо

05 СО 1чЭ

Изобретение относитс  к вычислительной технике, а именно к за1юминаюни1м устройствам на МДП-транзисторах.

Целью изобретени   вл етс  повышение быстродействи  устройства.

На чертеже представлена функциональна  схема устройства.

Устройство содержит адресные усилители 1, выходы которых соединены с входами дешифраторов строк 2 и столбцов 3, выходы которых соединены с соответствующими 1иинами накопител  4, ключи 5, одни выходы которых соединены с шиной 6, другие - с дополнительными выходами адреснь х усилителей 1, дешифраторов строк 2 и столбцов 3 и накопител  4, а управл ющие входы 7 9 ключей 5  вл ютс  управл ющими входами устройсгза.

Лдресиыс усили I :..,; ; ; ,: iiL,:i; торы 10 предзар да, стоки KOTOpi.ix н;)дк,;почены к 1нине 11 питани , истоки соединены со стоками ключевых транзисгоро15 12 и  вл ютс  выходами усилите.1е1|, истоли ключевых транзисторов 12 пб1,единены и  вл ютс  дополнительными выходами усилителей , а затворы транзисторов 10 предзар да  вл ютс  уг1равл юн;ими входами 13 устройства.

Дешифраторы 2 и 3 содержат ключевые транзйторы 14, истоки которых oбьeдинef ы, а затвор1 1 в каждом денжфраторе  в.;1 ютс  входами деншфраторов, стоки соединены с истоками транзисторов 15 предзар да, стоки которых подключены к шине пигании, а затворы  вл ютс  управл ющими входами 13 и 16 устройства.

Фо)мирователь 17 управл ющих си1налов содержит инвертор на транзисторах 18 и 19, элемент ИЛИ на транзисторах 20-22 и выходной усилитель на транзисторах 23-26 . Один вход элеменга ИЛИ через инвертор соединен с управл ющими входами 7 ключей 5 адреснь,1х усилителей, другой вход -- с управл ющим входом 9 ключа 5 накопител , выход элемента ИЛИ соединен с входом выходного усилител , выход которого подключен к затворам 16 транзисторов предзар да шин столбцов. Дополнительный ключ 27 из выходов подключен к шине 6 нулевого потенциала, другим - к дополнительному выходу де1пифратора 3 столбцов. Управл ющий вход ключа 27  вл етс  управл ющим входом 13 устройства. Шины 28 строк подключены к соответствующим выходам дешифратора 2 строк, а шины 29 столбцов - к выходам деи1ифратора столбцов 3. Между ц инами строк и столбцов имеютс  паразитные емкости 30 св зи. Шипы столбцов также подключены к входам 31 формировател  сигналов считывани  на элементе ИЛ И-НЕ 32, выход 33 которого служит информационным выходом устройства.

Устройство работает следующим образом. В промежуток времени, когда на управл ющих входах 13 действует высокий потенциал , а на входах 7-9 - низкий, происходит предварительный зар д выходов адресных усилителей через т|)анзисторы 10, щии 28 строк - через транзисторы 15 дешифратора 2 строк и емкостей 30 св зи -- через транзисторы 15 депшфратора 2 и ключ 27. После поступлени  кода адреса на затворы

ключевых транзисторов 12 адресных усилителей устанавливаетс  высокий потенциал на )правл ющем входе 7, отпираютс  соответствующие ключи 5, истоки которых соединены с 6 нулевого потенциала, и разр жаютс  соответствующие выходы адресных усилителей 1. Одновременно с началом работы адресных усилителей 1 прекращаетс  предзар д шин 28 строк накопител  (заканчиваетс  импульс иа (ходс 13 дешифратора 2) емкостей 30 св зи. Сигнал с управл ющего входа 7 поступает также па вход инвертора, вы11о;1ненно1 о на транзисто)ах 18 и 19, и да.1ее на вход э.лемепта ИЛИ- на транзисторах 2(- 22, на другой вход элемента ИЛИ подаетс  с управл ющего

входа 9.

Таким образом, элемент ИЛИ формирует имнульс, начало которого совпадает с началом сигнала на входе 7, а конец - с нача ..к)м сигнала на входе 9 устройства. Bi iходной усилите.. формировател  17, выполненный на транзисторах 23--26, усиливает импульс, сформи к:)ваимый элементом ИЛИ. С выхода формировател  Г/ этот импульс подаетс  на :,атворы 16 тра))зисторов 15 предзар да столбцов, строки которых подключены к источнику 1 1 посто п1юго питани . Высокий потенциал на управл ющем входе 8 вызывает отп;1рание соответствуюпхего ключа 5 и разр д певыбранных Н1ин стрсж накопител  в соотвегствии с кодом на затворах ключевых транзисторов 4 дешифратора 2.

Ио началу сигнала на управл ющем входе 9 прекращаетс  предзар д шип 29 столбцов (заканчиваетс  имггу.пьс на выходе 16 формировател  17) и начинаетс  р зр д певыбранных щин столбцов через дешифратор 3 столбцов и разр д (или неразр д - в зависимости от информации, хран ющейс  в выбранной  чейке na.MJти) выбранной цины

столбца накопител  чгрез выбранную  чейку пам ти и транзистор 5 накопител  4.

Кажда  из шин столбцов подключена к соответствующему входу 31 элемента ИЛИНЕ 32. Псккольку все невыбрапные шины столбцов разр жаютс , состо ние выхода 33 выходного элемента ИЛИ-НЕ 32 определ етс  состо нием выбранного столбца, т. е. информацией , хран ющсйс  в выбранной  чейке пам ти.

Claims (2)

1. Запоминающее устройство, содержащее накопитель, адресные и разр дные щины которого соединены с выходами дешифраторов строк и столбцов соответственно, адресные входы которых  вл ютс  адресными входами устройства первой и второй группы , формирователь сигналов считывани , выход которого  вл етс  информационным выходом устройства, а входы соединены с разр дными щинами накопител , ключи, одни входы которых соединены с щиной нулевого потенциала, другие - с соответствующими выходами дешифраторов строк и столбцов и накопител , а управл ющие входы ключей  вл ютс  управл ющими входами устройства, отличающеес  тем, что, с целью повышени  его быстродействи , оно содержит формирователь управл ющих сигналов

И дополнительный ключ, причем выход формировател  управл ющих сигналов соединен с управл ющими входами дешифратора столбцов, а управл ющие входы  вл ютс  соответствующими управл ющими входами устройства, информационный вход и выход дополнительного ключа соединены с выходом дешифратора столбцов и шиной нулевого потенциала соответственно, а управл ющий вход  вл етс  дополнительным управл ющим входом устройства.

2. Устройство по п. 1, отличающеес  тем, что формирователь управл ющих сигналов содержит инвертор, элемент ИЛИ и усилитель , выход которого  вл етс  выходом формировател , а вход соединен с выходом элемента ИЛИ, один из входов которого соединен с выходом инвертора, вход которого и другой вход элемента ИЛИ  вл ютс  управл ющими входами формировател .