SU1269051A1 - Устройство дл дискретной регулировки фазы - Google Patents

Abstract

Изобретение относитс  к импульсной технике и может быть использовано в системах цифровой обработки сигналов . Целью изобретени   вл етс  повышение быстродействи  .Дл  достижени  цели в устройство введены D-триггеры 5 и 6 и элемент И-ИЛИ 7. Кроме того, устройство содержит 1К-триггеры 1, 3 и 4, счетчик 2. Быстродействие устройства дл  дискретной регулировки фазы по сравнению с прототипом повышаетс  в 1,5 раза. Кроме того, длительность управл ющих сигналов в устройстве дл  дискретной регулировки фазы может быть произвольной. Снизу она ограничиваетс  минимальной длительностью импульса, необходимой дл  срабатывани  1К-триггера выбранной эле . ментной базы по входу С, сверху не ограничиваетс , если нет специальных требований по скорости сдвига фазы ( выходного сигнала. 2 ил. сл

Description

to

05

СО

о ел

иг/

Изобретение относитс  к импульсной технике и может быть использовано , в частности, в системах цифровой обработки сигналов.

Цель изобретени  - повышение быстродействи  устройства.

На фиг.1 приведена функциональна  схема устройства; на фиг. 2 - )зременные диаграммы работы устройства.

Устройство дл  дискретной регулировки фазы содержит первый 1К-триггер 1, счетчик 2, второй 3 и третий 4 1К-триггеры, первый 5 и второй 6 D-триггеры, элемент И-ИЛИ 7. Пр мой выходр первого D-триггера 5 соединен с первыми I- и К-входами первого . 1К-триггера 1, объединенных с S-BXOдом второго 1К-триггера 3 и первым К-входом третьего 1К-триггера 4,инверсный выход первого D-триггера 5 соединен с первым и вторь1м входами элемента И-ИЛИ 7, третий вход которого соединен с инверсным выходом первого 1К-триггера 1, а четвертый вход, объединенный с вторыми 1-й К-входами первого 1К-триггера 1,первым К-входом второго 1К-триггера 3 и S- входом третьего 1К-триггера 4, соединен с пр мым выходом второго В триггера 6, выход элемента ИИЛИ 7 соединен с Т-входом счетчика 2, выход которого соединен с выходной клеммой устройства, первого D-триггера 5, объединенный с вторым К -входом третьего 1К-триггера 4, соединен с пр мым выходом второго 1К-триггера 3, 1-вход которого соединен с клеммой логического О, а С-вход соединен с клеммой Добавление устройства, D-ВХОД второго D-триггера 6, объединенный с вторым К-входом второго 1К-триггера 3, соединен с пр мым выходом третьего IKтриггера 4, 1-вход которого соединен с клеммой логического О, а С-вход соединен с клеммой Исключение устройства . С-входы первого 1К-триггера 1, счетчика 2, первого 5 и второго 6 D-триггеров объединены и соединены с клеммой Синхронизаци  устройства . I

Устройство работает следующим образом .

На С-входы первого 1К-триггера 1 счетчика 2, первого 5 и второго 6 D-триггеров поступают синхроимпульсы (эпюра ,фиг.2). Пусть в исходном состо нии на пр мых выходах второго 3 и третьего 4 1К-триггеров присутствуют логические 1 (эпюрыЬи ж, фиг.2). При этом на пр мых выходах первого 5 и второго 6 D-триггеров также присутствуют логические 1 (эпюры г и J , фиг.2), которые подтверждаютс  с приходом каждого очередного синхроимпульса и разрешают переключени  первого 1К-триггера 1. Устройство

работает как обычный счетчик с коэффициентом делени  2 К. , где Кс коэффициент делени  счетчика 2(эпюра Л , фиг. 2, где KCPJ 2).

При подаче на вход Добавление 6Г

(эпюра S )логического О на пр мом выходе 1К-триггера 3 в ответ на перепад на его С-входе по вл етс  логический О (эпюра 5 , фиг.2), так как на 1-входе - логический О,на

первом и втором К -входах - логические 1 (эпюры ж и , фиг.2). Логический О с выхода 1К-триггера 3 поступает на второй К -вход 1К-триггера 4, блокиру  работу устройства по

входу Исключение е , Очередным синхроимпульсом этот логический О вписываетс  в D-триггер 5. При этом на пр мом вых-оде D-триггера 5 по вл етс  уровень логического О (эпюра г ,фиг.

2), который, поступа  на S-вход IKтриггера 3, возвращает его в состо ние логической 1 (эпюра Ь, фиг.2), одновременно блокиру  устройство по входу Добавление S , а также, поступа  на первьй К-вход 1К-триггера 4, продолжает блокировку устройства по входу Исключение е. Следующим синхроимпульсом О-триггер 5 возвращаетс  в исходное состо ние, (эпюра

2 ), так как на его D-входе в этот момент уже логическа  1 с выхода 1К-триггера 3 (эпюра 6, фиг,2). По вивша с  на пр мом выходе JD-триггера 5 логическа  1 (эпюраЕ ,фиг.

2), поступа  на fi-вход 1К-триггера 3 и на второй К-нход IK-триггера 4, разблокирует устройство, разреша  работу по управл ющим входам Добавление S и Исключение е- устройство

возвращаетс  в исходное состо ние.

Таким образом, на пр мом (инверсном ) выходе D-триггера 5 в ответ на по вление логического О на входе Добавление сГ устройства (эпюра cf , фиг.2) вырабатываетс  отрицательный (положительный) импульс, длитель1ностью в период с.инхрочастоты , j 3 строго прив занный к ее активным перепадам (эпюра Li , фиг. 2). Отрицательный импульс с пр мого выхода D-триггера 5, поступа  на пер вые I- и К-входы 1К-триггера 1 (эпю ра 2., фиг. 2), запрещает изменение со сто ни  1К-триггера 1 при приходе очередного синхроимпульса (эпюра и фиг.2). Сигнал с инверсного выхода IKтриггера 1 (эпюра и ,фиг.2) поступает на третий вход элемента И-ИЛИ 7, где складываетс  с положительньм импульсом с инверсного выхода D-триггера 5 (эпюра Э ,фиг.2), поступающим на первый и второй входы элемента И-ИЛИ 7. Полученный в результате это го уровень логической 1 (эпюра к, фиг.2) поступает с выхода элемента И.-ИЛИ 7 на Т-вход счетчика 2, разреша  ему измен ть свое состо ние при приходе очередного синхроимпульса на С-вход (эпюрал ,фиг.2),.чего не про изошло бы на рассматриваемом такте синхрочастоты в случае, если бы на вход Добавление 5 не был бы подан логический уровень О. Таким образом, в результате подачи логического уровн  О на вход Добавление S. фаза выходного сигн ла счетчика (эпюра л ) измен етс  (ус кор етс ) на 2 Кс-г При подаче логического уровн  О на вход Исключение е (эпюра е, фиг.2) на пр мом выходе 1К-триггера 4 в ответ на перепад на его С-входе по вл етс  логический О (эпюра ж, фиг.2), так как на 1-входе - логический О, на первом и вто ром К-входах - логические 1 (эпюр 6 и г , фиг.2). Логический О с выхода 1К-Триггера 4 поступает на второи К -вход 1К-триггера 5, блоки„„ ру  работу устройства по входу Добавление 6 . Очередным синхроимпульсом этот логический О вписываетс  в D-триггер 6. При этом на пр мом выходе D-триггера 6 по вл етс  уровень логического О (эпюра 3 , фиг. 2), который,поступа  на S-вход IKтриггера 4, возвращает его в состо ние логической 1 (эпюра Ж ,фиг.2), одновременно блокиру  устройство по входу Исключение е , а также, поступа  на первый К-вход 1К-триггера 3, продолжает блокировку устройства .по входу Добавление S . 51 j1 Следующим синхроимпульсом D-триггер 6 возвращаетс  в исходное состо ние (эпнюра 1 , фиг.2), так как на его D-входе в этот момент уже логическа  1 с выхода 1К-триггера 4 ( эпюра , фиг. 2). По вивша с  на пр мом выходе D-триггера 6 логичеека  1 (эпюра , фиг.2).поступа  на S-вход 1К-триггера 4 и на второй К-вход 1К-триггера 3, разблокирует устройство, разреша  работу по управл ющим входам Добавление с и Исключение е , устройство возвращаетс  в исходное состо ние. Таким образом, на пр мом выходе D-триггера 6 в ответ на по вление логического О на входе Исключение е устройства (эпюра е, фиг.2) вырабатываетс  отрицательный импульс, длительностью в период синхрочастоты TCH , строго прив занный к ее активным перепадам (эпюра , фиг. 2). Отрицательный импульс с пр мого выхода 1)-триггера 6, поступа  на вторые I- и К-входы 1К-триггера 1 (эпюра i , фиг.2), запрещает изменение состо ни  1К-триггера 1 при приходе очередного синхроимпульса (эпюра и , фиг.2). Сигнал с инверсного выхода IKтриггера (эпюра KI , фиг. 2) поступает на третий вход элемента И-ИЛИ 7, где перемножаетс  с отрицательным импульсом с пр мого выхода D-триггера 6 (эпюра 1 , фиг.2), поступающим на четвертый вход элемента И-ИЛИ 7. Полученньш в результате этого уровень логического О (эпирак , фиг.2) поступает с выхода элемента И-ИЛИ 7 на Т- вход счетчика 2, запреща  ему измен ть свое состо ние при приходе очередного .синхроимпульса на С-вход (эпюра Л , фиг.2), чего не произошло бы на рассматриваемом такте синхрочастоты в случае, если бы на вход Исключение е не бьш бы подан логический уровень О. Таким образом, в результате подачи логического уровн  О на вход Исключение е фаза выходного сигнала счетчика 2 (эпюра л фиг.2) измен етс  (замедл етс ) на 27Г/2 Кс Таким образом, быстродействие устройства дл  дискретной регулировки фазы в 1,5 раза выше, чем у известного . Кроме того, длительность управл ющих сигналов в устройстве дл  дискретной регулировки фазы может быть произвольной. Снизу она ограничиваетс  минимальной длительностью импульса , необходимой дл  срабатывани  1К-триггера выбранной элементной базы по входу С, сверху не ограничиваетс  (если нет специальных требований по скорости сдвига фазы выходного сигнала).

Claims (1)

1. Формула изобретени

   Устройство дл  дискретной регулировки фазы, содержащее три IK-триггера и счетчик, С-вход которого соединен с С-входом первого 1К-триггера и входной клеммой синхронизации устройства, о т л и ч а ю щ ее с   тем, что, с целью повышени  быстродействи , в него введены два D-триггера и элемент И-ИЛИ, причем пр мой выход первого D-триггера соединен с первьми I- и К-входами первого IK-триггера, с S-входом второго 1К-триггера и первым К-входом третьего 1К-триггера, инверсньй выход первого D-триггера соединен с первым и вторым входами элемента

   Г1Гшл11ггагг1ЛЛ11Г1Плллшгплллл  г И-ИЛИ , третий вход которого соединен с инверсным выходом первого 1Ктриггера , четвертый вход, объединенный с вторыми I- и К-входами первого 1К-триггера, первым К-входом второго 1К-триггера и S-входом третьего 1К-триггера, соединен с пр мым выходом второго D-триггера, выход элемента И-ИЛИ соединен с Т-входом счетчика , выход которого соединен с гыходной клеммой устройства, D-вход первого D-триггера, объединенный с вторым К-входом третьего 1К-триггера , соединен с пр мым выходом второго 1К-триггера, 1-вход которого соединен с клеммой логического О, а С-вход соединен с входной клеммой Добавлени  устройства, при этом D-ВХОД второго D-триггера, объединенный с вторым К-входом второго 1К-триггера, соединен с пр мым выходом третьего 1К-триггера, 1-вход которого соединен с клеммой логического О, а С-вход соединен с входной клеммой Исключени  устройства, С-входы первого и второго D-триггероБ соединены с клеммой синхронизации устройства.