SU1262550A2 - Устройство дл сжати данных при обмене между электронными вычислительными машинами - Google Patents

Устройство дл сжати данных при обмене между электронными вычислительными машинами Download PDF

Info

Publication number
SU1262550A2
SU1262550A2 SU853882705A SU3882705A SU1262550A2 SU 1262550 A2 SU1262550 A2 SU 1262550A2 SU 853882705 A SU853882705 A SU 853882705A SU 3882705 A SU3882705 A SU 3882705A SU 1262550 A2 SU1262550 A2 SU 1262550A2
Authority
SU
USSR - Soviet Union
Prior art keywords
block
input
output
register
switch
Prior art date
Application number
SU853882705A
Other languages
English (en)
Inventor
Юрий Георгиевич Храбров
Сима Михайловна Красникова
Юрий Николаевич Романов
Original Assignee
Войсковая часть 30895
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Войсковая часть 30895 filed Critical Войсковая часть 30895
Priority to SU853882705A priority Critical patent/SU1262550A2/ru
Application granted granted Critical
Publication of SU1262550A2 publication Critical patent/SU1262550A2/ru

Links

Landscapes

  • Complex Calculations (AREA)

Abstract

Изобретение относитс  к вычислительной технике и может быть - использовано дл  сжати  кодовой информации при обмене данными между центральной ЭВМ или вычислительным комплексом и периферийными ЭВМ, За счет введени  в устройство по авт.св. № 1118996 второго ассоциативного запоминающего блока и блока статистической, обработки повышаетс  быстродействие устройства , В результате работы устройства все пон ти  буквенно-цифровой информации по достижении заданного числа участи  их в обмене оказьшаютс  закодированными устройством в соответствии с интенсивностью участи  в обмене данными между ЭВМ, т.е, пон ти м, участвующим в обмене чаще, присвоены наиболее короткие коды. 1 з.п. ф-лы, с S 4 ил. л

Description

к
о ю
ел 01 Изобретение относитс  к вычислительной технике, может быть использовано дл  сжати  кодовой информации при обмене данными между центральной ЭВМ или вычислительным комплексом и периферийными ЭВМ и  вл етс  усовершенствованием устройства по авт.св. N 1 118996. Цель изобретени  - повышение быстродействи -устройства . Иа фиг.1 представлена блок-схема предлагаемого устройства; на фиг.2 блок статистической блокировки; на фиг.З - блок управлени ; на фиг.4 временна  диаграмма работы устройства . Устройство содержит (фиг.1) первый 1, второй 2 и третий 3 коммутаторы , блок 4 статистической блокировки первый 5 и второй 6 ассоциативные за поминающие блоки, первую 7 и вторую 8 схемы сравнени , переключатель 9, блок 10 управлени , сумматор 11, пер вый регистр 12 числа, первый регистр 13 адреса, второй регистр 14 числа и второй регистр 15 адреса. Блок 4 статистической обработки (фиг.2) содержит сумматор 16, первый регистр 17, блок 18 сравнени , дешиф ратор 19, второй регистр 20, коммута тор 21 и блок 22 ввода числа. Блок 10 управлени  (фиг.З) содержит генератор 23 тактовых импульсов и дешифратор 24. Устройство работает следующим образом . Первый сигнал управлени  поступает с выхода дешифратора 24 блока 10 управлени  на управл ющий вход блока 5. По этому сигналу в блоке 5 по коду информации, поступающей с инфор мационного входа устройства через коммутатор 21 блока 4, формируетс  адрес и на выход блока 5 поступает число, представл ющее собой частоту участи  информации (пон ти ) в обмене , которое передаетс  на вход сум матора 1 1 , затем увеличиваетс  на единицу в сумматоре и с его выхода поступает на вход регистра. 12 числа. С этого же выхода блока 5 на вход ре гистра 13 адреса поступает адрес чис ла. С другого выхода блока 5 на входа регистра 14 числа и регистра 15 адреса поступают очередное чисЛо и адрес, начина  с первого числа перво секции (самые короткие коды пон тий) С выходов регистров 13 и 15 адреса поступают на схему 7 сравнени , котора  подает сигнал на вход блока К) управлени , если номер секции второго адреса меньше номера секции первого адреса. Если схема 7 не подает сигнал, то блок 10 управлени  вырабатывает сигнал и подает его с выхода на управл ющий вход блока 5. При поступлении от схемы 7 сравнени  сигнала на вход блока 10 управлени  в последнем вырабатываетс  второй сигнал управлени , который поступает на второй выход блока 10 управлени . Второй сигнал управлени  с второго выхода дешифратора 24 блока 10 управлени  поступает на вход переключател  9 и пропускает числа с выходов регистров 12 и 14 на входы схемы 8 сравнени , вырабатьшающей сигнал, если число в регистре 12 больше числа в регистре 14, т.е. если частота участи  в обмене кода пон ти  из секции с большим номером больше частоты участи  в обмене кода пон ти  из секции с меньшим номером. Если схема 8 сравнени  не вырабатывает сигнал, то блок 10 управлени  формирует третий сигнал управлени , который поступает с выхода блока 10 управлени  на вход блока 5 и подает на выход блока 5 следующее по пор дку адрес и число (частоту) и повтор ет действи , вызванные первым сигналом управлени , сравнение адресов в схеме 7 сравнени  и подачу сигнала окончани  цикла работы либо второго сигнала управлени . С выхода схемы 8 сравнени  сигнал поступает на вход блока 10 управлени , и в последнем формируетс  четвертый сигнал управлени . По четвертому сигналу управлени , который поступает с выхода блока 10 управлени  на управл ющие входы блока 5 и коммутаторы.1-3, производитс  перемена частот местами: коммутатор 3 пропускает на вход блока 5 второй адрес с выхода регистра 15 и первое число с выхода регистра 12, а коммутатор 2 - первый адрес с выхода регистра 13 и второе число с выхода регистра 14. По четвертому сигналу в блоке 5 производитс  запись чисел (частот), поступивших на вход, и во второй блок 6 выдаютс  два кода пон тий дл  записи по адресу действую щего кода его нового оптимизированного значени . На этом цикл работы устройства по перекодированию одного пон ти , поступившего на информацион ный вход устройства из ЭВМ, заканчиваетс . При выработке в блоке 0 управленйг сигнала об окончании цикла работы (при отсутствии сигнала с выхода схемы 7 сравнени , свидетельствующего о , что номер секции очередного числа меньше номера секции первого числа) открываетс  коммутатор 1 и пропускает на вход блока 5 первьй адрес с выхода регистра 13 и число с выхода регистра 12. Сигнал об окончании цикла работы устройства поступает также на управл ющий вход блока 5 и вызьшает запись числа, пос ; тупившего на вход. На зтом работа , устройства, когда перекодирование пон ти  не производитс , заканчивает с  до поступлени  на его вход номера нового пон ти , При достижении значени  числа в регистре 7 блока 4 накапливаемой ста тистики, равного значени  числа в регистре 20 заданной статистики, блок 18сравнени  вьщает управл ющий сигнал на вход дешифратора 19, который через коммутатор 21 блокирует прохождение на блок 10 управлени  управл ющего сигнала и на блок 9 информационного сигнала с информационного входа , устройства. Кроме того, дешифратор 19формирует управл ющий сигнал на вход блока 5, обеспечивающий выдачу в центральную ЭВМ через информационный выход устройства новых кодов, пон тий , полученных на заданный цИкл набора статистики. В результате работы устройства все понати  буквенно-цифровой информации по достижении заданного числа участи  их в обмене оказьгоаютс  закодированными устройством в соответст4Z
-4

Claims (2)

  1. п вии с интенсивностью участи  в обмене данными между ЭВМ. Формула изобретени  1. Устройство дл  сжати  данных при обмене между электронными вычислительньми машинами по авт. св. № 1118996, отличающеес  тем, что, с целью повышени  быстро- . действи , в него введены блок статистической блокировки между входом генератора тактовых импульсов блока управлени  и информационным входом устройства и второй ассоциативный запоминающий блок межДу первым информационным выходом первого ассоциативного запоминающего Влокй и информационным выходом устройства, второй и третий выходы блока статистической блокировки соединены с управл ющими входами соответственно первого и второго ассоциативных запоминающих блоков.
  2. 2. Устройство по п.1, о т л и - чающее с  тем, что блок статистической блокировки содержит последовательно соединенные сумматор, первый регистр, блок сравнени , дешифратор , коммутатор, второй регистр и блок ввода числа, выход которого через второй регистр соединен с задающим входом блока сравнени , выход которого соединен с входом дешифратора , выход дешифратора соединен с управл ющим входом коммутатора, объединенные вход сумматора и информационный вход коммутатора  вл ютс  входом блока статистической блокировки, пер вьй и второй вьгходы коммутатора и второй выход дешифратора  вл ютс  со ответственно первым, третьим выходами первого блока статистической блокировки.
    18
    20
    I
    П
    13
    С
    21
    -&
    1 ,
    фие.2
    фи8.3
SU853882705A 1985-04-10 1985-04-10 Устройство дл сжати данных при обмене между электронными вычислительными машинами SU1262550A2 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU853882705A SU1262550A2 (ru) 1985-04-10 1985-04-10 Устройство дл сжати данных при обмене между электронными вычислительными машинами

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU853882705A SU1262550A2 (ru) 1985-04-10 1985-04-10 Устройство дл сжати данных при обмене между электронными вычислительными машинами

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
SU1118996 Addition

Publications (1)

Publication Number Publication Date
SU1262550A2 true SU1262550A2 (ru) 1986-10-07

Family

ID=21172561

Family Applications (1)

Application Number Title Priority Date Filing Date
SU853882705A SU1262550A2 (ru) 1985-04-10 1985-04-10 Устройство дл сжати данных при обмене между электронными вычислительными машинами

Country Status (1)

Country Link
SU (1) SU1262550A2 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР 1118996, кл. G 06 F 3/04, 1983. i *

Similar Documents

Publication Publication Date Title
US5129066A (en) Bit mask generator circuit using multiple logic units for generating a bit mask sequence
SU1262550A2 (ru) Устройство дл сжати данных при обмене между электронными вычислительными машинами
SU1413624A1 (ru) Арифметическое устройство с переменной длиной операндов
US4041296A (en) High-speed digital multiply-by-device
SU1005031A1 (ru) Устройство дл сравнени чисел
SU436351A1 (ru) Множительное устройство
SU871314A2 (ru) Дискретный согласованный фильтр
SU1377847A1 (ru) Устройство дл ввода информации
SU830375A1 (ru) Устройство дл сравнени двоичныхчиСЕл
SU767766A1 (ru) Устройство дл определени четности информации
RU1839247C (ru) Устройство дл обработки нечеткой информации
RU1791818C (ru) Устройство дл контрол остаточного кода по модулю три
SU1615703A1 (ru) Последовательный одноразр дный двоичный сумматор
SU731592A1 (ru) Распределитель импульсов
SU681431A1 (ru) След щий стохастический интегратор
SU970359A1 (ru) Генератор случайных чисел
SU1162040A1 (ru) Цифровой накопитель
SU658743A1 (ru) Реверсивный циклический счетчик
SU1633496A1 (ru) Устройство дл приведени кодов Фибоначчи к минимальной форме
SU1265975A1 (ru) Устройство дл формировани временных интервалов
SU726669A1 (ru) Аналого-цифровое устройство слежени за задержкой импульсного псевдослучайного сигнала
SU913588A1 (ru) Преобразователь кода в разность частот
SU1169019A1 (ru) Устройство дл подключени блоков пам ти к источнику питани
SU734767A1 (ru) Управл емый генератор случайных событий
SU1677707A1 (ru) Устройство дл умножени полиномов