SU1257647A1 - Устройство дл распределени заданий - Google Patents

Abstract

Изобретение относитс  к облас- Iти вычислительной техники и может :быть использовано в устройствах дл  распределёгш  заданий в многопроцессорных вычислительны х системах. Цель изобретени  - повьтение достоверное- : ти выполнени  пакета заданий за счет учета состо ний процессоров, определенных по результатам выполнени  предыдущих заданий. Устройство содержит блок управлени , элементы ИЛИ, группы элементов И, группы элементов ИЖ, регистры, группу элементов НЕ, блок счетчиков, два регистра сдвига. В устройстве можно использовать естественную избыточность в многопроцессорных вычислительных системах и, тем самым, повьтшать достоверность выполнени  пакета заданий. 2 ил. i (Л to ел к Р5 i4 Ч

Description

Изобретение относитс  к вычислительной технике, в частности к устройствам распределени  заданий в вычислительной системе.

Цель изобретени  - повышение достоверности выполнени  пакета заданий за счет учета состо ний процессоров , определенных по результатам выполнени  предыдущих заданий.

На фиг. I приведена структурна  схема устройства; на фиг. 2 - структурна  схема блока управлени .

Устройство содержит блок 1 управлени , элементы ИЛИ 2 и 3, регистр 4 регистр 5 сдвига, элемент ИЛИ 6, регистр 7 сдвига, элемент ИЛИ 8, регистры 9 и 10J первую, вторую и третью группы элементов И II, первую, вторую и третью группы элементов ИЛИ 12, регистр 13, группу 14 элементов ИЛИ, группу элементов И 15, группу элементов Ji 16, группу элементов НЕ 17, группу элементов И 18, блок 19 счетчиков, группу элементов И 20, выход 21 отказа устройства, группы информационных входов 22 и 23 устройства , группу информационных выходов 24 устройства, установочный вход 25 устройства, группу информационных выходов 26 устройства, группы информационных входов 27 и 28 устройства, группу информационных выходов 29 устройства, 1 руппу сигнальных выходов 30 устройства.

Блок I управлени  (фиг. 2) содержит группы элементов И 31 - 33, элементы ИЛИ 34 - 36, счетчики 37 - 39, регистры 40 и 41, счетчик 42 с цеп ми сдвига, схемы сравнени  не больше 43 , группу схе.м сравнени  на равенство 44, триггеры 45-48, генератор 49,,2 группы элементов 50-52 задержки, элемент 53 задержки, элемент ИЛИ 54, элементы И 55-60, группу элементов И 61,, группу элементов 62 задержки, элемент 63 задержки , элементы ИЛИ 64-67, элемент 66 задержки, элементы И 68, , генератор 69 импульсов, элемент ИЛИ 70, элементы НЕ 71,,, элемент И 72, элемент 73 задержки, вход 74, выходы 75 77, вход 78, группу входов 79, вход 80, группу входов 81, вход 82, выходы 83-85, группу входов 86 и выход 87.

Устройство работает следующим образом.

В исходном состо нии регистры.4, 5, 7, 9, 10 и 13, блок 19 счетчиков обнулены подачей единичного сигнала на вход 25 начальной установки устройства , этим же сигналом через элемент ИЛИ 54 обнул ютс  счетчики 37- 39 и 42, регистры 40 и 41, триггер 45, Триггеры 46 - 48 обнул ютс  при наличии нулевой информации в регистpax 4, 5 и 7. Код свободных процессоров заноситс  в регистр 10 по сигналам окончани  счета по входам 27, поступаЮЕЦИм на первые входы элементов И группы 16, к вторым входам которых подключены выходы группы элементов НЕ 17, на которых находитс  единичный сигнал, поскольку сигналы совпадени  результатов выполнени  задани  на входах 28 отсутствуют .

По входам 22 код номера задани  поступает на входы элемента ИЛИ 2, на выходе которого формируетс  сигнал , управл ющий запуском генератора 49.f импульсов. Одновременно по входам 23 код необходимого дл  выполнени  задани  числа процессоров поступает На вторые входы элементов И 31 и на единичные входы резистров 5 -и 7, Код количества свободных процессоров с регистров 9 и 10 поступает на вторые входы элементов И 32, а код количества процессоров, зан тых дублированием - с регистра 13 на

вторые входы элементов И 33, Импульс с выхода генератора 49, , задержанный на элементах 50 задержки, разрешает последовательное прохождение единиц кода необходимого числа процессоров через элементы И 31. Кажда  единица с вь1хода соответствующего элемента И 31 поступает через элемент ИЛИ 34 на вход счетчика 37 и на вход счетчика 42 с цеп кш сдвига,

В результате опроса импульсом с выхода генератора 49,j всех элементов И 31 в счетчике 37 формируетс  двоичный код необходимого числа процессоров , в регистре 40 - прин тый

однопозиционный код необходимого числа процессоров, представл ющий собой совокупность единиц, последовательно расположенных в младших разр дах регистра 40, а з счетчике 42 с

цеп ми сдвига - двоичный код удпорн- ного необходимого числа процессоров, Удвоение количества необходимого числа процессоров получаетс  в ре

зультате сдвига содержимого счетчи- ка 42 на один разр д влево по импуль- су, поступающему с последнего элемента 50 задержки на сдвигающий вход счетчика 42. Импульс с выхода первого генератора 49, импульсов, задержанный на элементах 51 задержки также разрешает последовательное прохождение единиц кода количества свободных процессоров через элементы И 32. Кажда  единица с выхода соответствующего элемента И 32 поступает через элемент ИЛИ 35 на вход счетчика 38 и на вход, управл ющий сдвигом регистра 41, производ  сдвиг вправо содер- 15 жимого регистра, что обеспечивает освобождение старшего разр да дл  приема очередной единицы кода количества свободных процессоров через

10

элемент 73 задержки. Кроме того, каж-20 схемы 43 сравнени  на больше форда  единица проходит через элемент ИЛИ 36 на вход счетчика 39. В результате этого в счетчиках 38 и 39 формируетс  двоичный код количества свободных процессоров, а в регистре 41 - однопозиционный код, представл ющий собой совокупность единиц, количество которых равно количеству свободных процессоров.

Импульс с выхода последнего эле- мента 51 задержки, задержанный на .элементах 52 задержки, разрешает последовательное прохождение единиц кода количества процессоров, зан тых дублированием, через элементы И 33. Кажда  единица с выхода соответствующего элемента И 33 поступает через элемент ИЛИ 36 на вход счетчика 39, формиру  тем самым двоичный код суммы количества свободных процессоров и количества процессоров, зан тых дублированием.

Сигнал с выхода последнего элемента 52 задержки задерживаетс  на

элементе 53 задержки. Врем  задержки 45Удвоенное количество процессоров, не

выбираетс  таким, чтобы импульс собходимых дл  вьтолнени  зйдани ,

выхода элемента 53 задержки переклю-меньше или по крайней мере равно кочал триггер 45 в единичное состо ниеличеству свободных процессоров, то

только После того, когда на счетчи-на выходе второй схемы 43 сравнени  ,

ках 37-39, регистрах 40 и 41 и счет- 50на больше единичный сигнал не по вчике 42 с цеп ми сдвига закончитс  процесс формировани  кодов.

Двоичный код необходимого числа процессоров, полученный на счетчике 37, поступает на первый вход первой схемы 43 сравнени  на больше и на первый вход третьей схемы 43, сравнени  на больше. Двоичный код уд 15

576474

военного необходимого числа проце с- соров, полученный на счетчике 42, с цеп ми сдвига, поступает на первый вход второй схемы 43 сравнени  на 5 больше. Двоичный код количества свободных процессоров, полученный на счетчике 38, поступает на вторые входы второй 43j и третьей 43} схем сравнени  на больше, а двоичный код 10 суммы количества свободных процессоров и количества процессоров, зан тых дублированием, полученный на счетчике 39 - на второй вход первой схемы 43 сравнени  на больше.

Если количество процессоров, необходимых дл  выполнени  задани , больше суммы количеств свободных процессоров и процессоров, зан тых дублированием, то на выходе первой

мируетс  единичный сигнал, который поступает на первый вход элемента И 55, на второй вход которого поступает единичный сигнал с триггера 45 в результате на выходе элемента И 55 по вл етс  единичный потенциал, который поступает на выход 21 в качестве сигнала отказа от выполнени  задани . Кроме того, этим сигналом через элемент ИЛИ 54 производитс  обнуление счетчиков 37-39 и 42, регистров 40 и 41, и триггер 45 переключаетс  в нулевое состо ние. При этом на выходе элемента И 56 формируетс  нулевой сигнал, который блоки-.

рует выходы второй 43 и третьей 43 схем сравнени  на больше.

Если количество, необходимых про- цессоров меньше или равно количеству свободных, то на выходе элемента И 56 по вл етс  единичный потенциал, который разрешает прохождение сигнала с выхода второй схемы 432, сравнени  через элементы И 57 и 58. Если

J

Удвоенное количество процессоров, не

л етс . Следовательноj нулевой сигнал с выхода элемента И 57 .блокирует выход третьей схемы 43 сравнени , а на выходе элемента И 58 .с по влением единичного потенциала с триггера 45 формируетс  единичный сигнал, который через элемент ИЛИ 54 обнул ет счетчики 37-39 и 42, регистры 40

и 4 л переключает в нулевое состо ние триггер 45. Кроме того, этот сигнал поступает на вход, управл ющий приемом в регистры 5 и 7, обеспечива  прием кода необходимого числа процессоров в регистры 5 и 7.

В случае совпадени  единиц в разр дах регистра 5 и регистров 9 и 10 соответствующие группы элементов

И 11 разрешают прохождение кода номе- 10 нулевой сигнал, которьп1 запрещает

ра задани , поступающего по входам 22, на вход соответствующих процессоров дл  выполнени . При по влении кода номера задани  на выходах групп элементов И 11, по вл ютс  сигналы на выходах соответствующих элемен тов ИЛИ 12, которые обнул ют соот- ретствуйщие триггеры регистра 5 и регистров 9 и 10 и переключают в единичное состо ние соответствующие триггеры регистра 13.

Одновременно с этим, в случае совпадени  единиц в ра-зр дах регистра 7 и регистров 9 и 10, соответствующие групгы элементов И 1I разрешают прохождение кода номера зада- ни - на вход соответствуюпщх процессоров дл  дублированного выполнени .

К этому времени сигнал с выхода элемента И 58, про-ход  через элемент ИЛИ-УО, устанавливает в единичное со- стЬ ние триггер 47. Если количество разр дов регистров 5 и 7, оста,вщихс 

15

20

25

30

прохождение импульсов с выхода ген ратора 69 импульсов через элемент И6 I ,

Если удвоенное количество проце соров, необходимых дл  выполнени  задани -, больше количества свободных процессоров, то на выходе втор схемы 43 сравнени  на больше форм руетс  единичный сигнал Этот сигн поступает на второй вход элемента И 57, на первый вход которого пос пает единичньгй потенциал с выхода элемента И 56, а на третий вход - единичный сигнал с триггера 45. результате на выходе элемента И 5 по вл етс  единичный потенциал, ко торый разрушает прохождение сигнал с выхода третьей схемы 43з сравнен на больше через элементы И 59 и 60 Если количество свободных процессо больщё или по крайней мере равно количеству процессоров, необходимы дл  выполнени  задани , то на выхо третьей схемы 43з сравнени  на бол ше единичный сигнап не по вл  тс 

в единичном состо нии, отлично от ну- 35 Следовательно, на выходе элемента

л , то на выходе элемента ИЛИ формируетс  единичный сигнап, который через элемент НЕ 71 проходит на нулевой триггера 47, не мен   его состо ни . Потенциал с единичного выхода триггера 47 разрешает прохождение импульсов, формируемых генератором :69 импульсов, через соответствующий элемент И 68 на входы, управл ющие сдвигом, регистров 5 и 7, где проис- ходит сдвиг кода необходимого числа процессоров: в регистре 7 - в сторо- :ну возрастани  номеров процессоров, а в регистре 5 - в сторону убывани  этих номеров. При совпадении единиц В соответствующих разр дах регистров 5 и 7 и регистров 9 и 10 происходит выдача кода номера задани  через группу элементов И 11 на соответствующих процессоров дл  вы- 55 полнени  и дублировани , обнуление соответствующих триггеров регистров 5 и. 7, регистров 9 и 10 и переключеИ 59 будет нулевой сигнал, а на вы ходе элемента И 60 с приходом единичного потенциала с триггера 45 п  вл етс  единичный сигнал, который через элементы ИЛИ 64 и 54 обнул е счетчики 37-39 и 42, регистры 40 и 41 и переключает в нулевое состо н триггер 45. Кроме того, этот сигна через элементы ИЛИ 64 и.3 поступае на вход, управл ющий приемом в регистр 7, обеспечива  прием кода не обходимого числа процессоров в это регистр.

В случае совпадени  единиц в ра р дах регистра 7 и регистров 9 и соответствующие группы элементов И 11 разрешают прохождение кода номера задани , поступающего по вх дам 22, на входы состиетстующих пр цессоров дл  выполнени ,

К этому времени си1-цал с выхода элемента И 60, проход  через элеме ИЛИ 70, устанваливает в единичное

ние в единичное состо ние соотвст- ствующкх триггеров регистра 13,

Если все триггера регистров 5.и 7 обнулены, то на выходе элемента ИЛИ 5 по вл етс  нулевой потенциал, .который через элемент НЕ 712 поступает на нулевой вход триггера 47, переключа  его в нулевое состо ние. На единичном выходе триггера формируетс 

прохождение импульсов с выхода генератора 69 импульсов через элемент И68, I ,

Если удвоенное количество процессоров , необходимых дл  выполнени  задани -, больше количества свободных процессоров, то на выходе второй схемы 43 сравнени  на больше формируетс  единичный сигнал Этот сигнал поступает на второй вход элемента И 57, на первый вход которого поступает единичньгй потенциал с выхода элемента И 56, а на третий вход - единичный сигнал с триггера 45. В результате на выходе элемента И 57 по вл етс  единичный потенциал, который разрушает прохождение сигнала с выхода третьей схемы 43з сравнени  на больше через элементы И 59 и 60. Если количество свободных процессоров больщё или по крайней мере равно количеству процессоров, необходимых дл  выполнени  задани , то на выходе третьей схемы 43з сравнени  на больше единичный сигнап не по вл  тс .

Следовательно, на выходе элемента

И 59 будет нулевой сигнал, а на выходе элемента И 60 с приходом единичного потенциала с триггера 45 по вл етс  единичный сигнал, который через элементы ИЛИ 64 и 54 обнул ет счетчики 37-39 и 42, регистры 40 и 41 и переключает в нулевое состо ние триггер 45. Кроме того, этот сигнал через элементы ИЛИ 64 и.3 поступает на вход, управл ющий приемом в регистр 7, обеспечива  прием кода необходимого числа процессоров в этот регистр.

В случае совпадени  единиц в разр дах регистра 7 и регистров 9 и 10 соответствующие группы элементов И 11 разрешают прохождение кода номера задани , поступающего по входам 22, на входы состиетстующих процессоров дл  выполнени ,

К этому времени си1-цал с выхода элемента И 60, проход  через элемент ИЛИ 70, устанваливает в единичное

: . 7 .

состо ние триггер 47. Если количество триггеров регистра 7, оставшихс  в единичном состо нии, отлично от нул , на выходе элемента ИЛИ 6 формируетс  единичный сигнал, который через элемент НЕ 712 проходит на нулевой вход триггера 47, не мен   его состо ни Я. Потенциал с единичного выхода триггера 47 разрешает прохождение импульсов, формируемых гене ратором 69 импульсов, на вход, уп- равл ювшй сдвигом, регистра 7, где происходит сдвиг кода необходимого числа процессоров в сторону возрастани  номеров процессоров. При сок- падении едданид в соответствующих разр дах регистра 7 и-регистров 9 и 10 происходит вьздача кода номера задани  через группу элементов И П на входы соответствующих процессоров и обнуление соответствующих разр дов регистра; 7 и регистров 9 и 10.

Если все разр да регистра 7 обнулены , то на выходе элемента ИЛИ 6 по вл етс  нулевой потенциал, который через второй инвертор 712 поступает на нулевой вход триггера 47, переключа  его в нулевое состо ние. На единичном выходе триггера формируетс  нулевой ситна , который запре щает прохождение импульсов с выхода генератора 69 импульсов через эле- меит И 68.

Если количество процессоров, необходимых дл  выполнени  задани , больше количества свободных процессо ров, то на выходе третьей схемы 43 сравнени  на больше формируетс  еди- иич{0 1й сигнал. Этот сигнал поступает на второй вход элемента И 59, на первый вход которого поступает единичный потенциал с вь1хода элемента И 57, а на третий вход - единичш 1й .сигнал с триггера 45. В результате на выходе элемента И 59 по вл етс  единичный потенциал, который через элементы ШШ 64 и 3 поступает на вход, управл ющий приемом в регистр 7, обеспечива  прием кода необходимого числа процессоров в этот регистр , а через элементы ИЛИ 64 и 54 обнул ет счетчики 37-39 и 42, регистры 40 и 41 и переключает в нулевое .состо ние триггер 45. Кроме того,этот потенциал запускает второй генератор 49грдиночных импульсов.

Одновременно однопозиционный код количества свободных процессорюв,

576478

наход щийс  в регистре 41, поступает на первые входы одноразр дных схем 44 сравнени  на равенство, на вторые входы которых поступают соответству- 5 ющие разр ды однопозшшчэнного кода количества процессоров, необходимых дл  выполнени  задани , наход щегос  в регистре 40, Если на входы одноразр дной схемы сравнени  на ра10 венство поданы одинаковые сигналы

(оба нули или оба единицы), то на выходе схемы по вл етс  нулевой потенциал , если на входе - разные сигналы , то на выходе формируетс  единич- Г5 ный потенциал. Таким образом, на выходах одноразр дных схем 44 сравнени  на равенство образуетс  одно- позиционный код, представл ющий собой совокупность единиц, количество 20 которых равно разности меаду количеством процессоров, необходимых дл  выполнени  задачи, и количеством бодных процессоров.

Импульс с выхода второго генерато- 25 ра 49, , задержанный на элементах задержки 62, разрешает последовательное прохождение единиц кода разности через элементы И 61. Кажда  единица с выхода соответствующего элемента

30 И 61 поступает через элементы ШШ 65 . и 67 на вход, управл юций сдвигом, регистра 4, производ  сдвиг вправо содержимого регистра, что обеспечивает освобождение старшего разр да ,, дл  приема очередной единицы кода разности через элемент 66 задержки. Сигнал с выхода последнего элемен- та 62 задержки задерживаетс  на элементе 63 задержки (врем  задержки д .выбираетс  таким, чтобы импульс с вы- хода элемента 63 задержки переключал триггеры 46 и 48 в единичное состо ние только после того, когда на регистре 4 закончитс  процесс формиро- 5 вани  кода).:

В случае совпадени  единиц в разр дах регистров 4 и 13 при по влении единичного потенциала с триггера 46 соответствующие группы элементов

0 И I1 разрешают прохождение кода номера задани , поступающего по шинам номера задани , на вход соответствующих процессоров дл  их освобождени  от дублировани . При по влении кода

5 номера задани  на выходах групп элементов И 11 по вл ютс  сигналы на входах соответствующих элементов ИЛИ 12, которые обнул ют соответ

ствующие триггеры регистров 13 и 4 и переключают в единичное состо ние соответствующие триггеры регистров 9 и 10.

Если Количество триггеров регистра 4, оставшихс  в единичном состо нии , отлично от нул , то на выходе элемента ИЛИ 8 формируетс  единичный сигнал, который через элемент НЕ 71 проходит на нулевой вход триггера 47, не мен   его состо ни , Потен- 1щал с единичного выхода триггера 46 разрешает прохождение импульсов, формируемых генератором 69 импульсов через соответствующий элемент И 68 И элемент ИЛИ 67 на вход, управл каци сдвигом регистра 4, где происходит сдвиг кода в сторону убыв ани  номе-. ров процессоров. ри совпадении единиц в соответствующих разр дах реги- стров 4 и 13 происходит вьщача кода номера задани  через группу элемен тов И 11 на входа соответствуютшх процессоров дл  их освобождени  от дублированного выполнени  заданий, обнуление соответствующих триггеров 4 и 13 и переключение в единичное еЬсто ние соответствующих триггеров регистров 9 и 10.

Если ,все триггеры регистра 4 обнулены , то на выходе элемента ИЛИ В по вл етс  нулевой потенциал, которы через элемент НЕ 7 Ц поступает на нулевой вход триггера 46, переключа  его в нулевое состо ние, На единич- ком ьъкоде.триггера формируетс  нуле вой сигнал, который запрещает прохождение импульсов с выхода генератора 69 импу ь.сов через соответствуй- щий элемент И 68. Одновременно с этим еданичньш сигнал с выхода элемента НЕ 7 проходит через элемент И 72, на второй вход которого подаетс  единичньШ потенциал с выхода триггера 48, и элемент ИЛИ 70, уста- навлива  триггер ,47 в единичное состо ние .

В случае совпадени  разр дов регистра 7 и регистров 9 и Ю группы

;элементов И II разрешают прохождение кода номера задани  на входы со- ртёетствующих процессоров. При по влений кода номера задани  на выходах групп элементов ИИ по вл ютс  сигналы на выходах элементов ИЛИ 12, которые обнул ют триггеры регнст/ров 7, 9 и 10, Если количество триггеров регистра 7, оставшихс  в еди

10

20

25

15

35 . 40 45

5764710

ничном состо нии, отлично от нул , на выходе элемента ИЛИ 6 формируетс  единичный сигнал, который через элемент 712 проходит на нулевой вход триггера 47, не мен   его состо ни . Потенциал с единичного выхода триггера 47 разрешает прохождение импульсов , формируемых генератором 69 Им- пульсов, на вход, управл ющий сдвигом регистра 7, где происходит сдвиг кода необходимого числа процессоров в сторону возрастани  номеров процессоров . При совпадении разр дов регистров 7, 9 и 10 происходит выдача кода номера задани  через группу элементов И {1 на входа процессоров и обнуление разр дов регистров 7, 9 и 10VE.cjm нее триггеры регистра 7 обнулены, то на выходе элемента ИЛИ 6 по вл етс  нулевой потенциал, который через элемент НЕ 7 поступает на нулевой вход триггера 47, переключа  его в нулевое состо ние. На единичном выходе триггера формируетс  сигнал, который запрещает прохождение импульсов с выхода генератора 69 импульсов через элемент И 68.

По окончании выполнени  задани  с процессоров на входы 27 поступают сигналы окончани  выполнени  задани , которые подключены к первым входам элементов И 15 и 16, к вторым входам группы элементов И 15под- ключен сигнал совпадени  результатов выполнени  задани , при совпадении сигналов взвод тс  соответству- юпще триггеры регистра 9, к вторым входам группы элементов И 16 подключен .сигнал несовпадени  результатов выполнени  задани , сформированный группой з1лементов НЕ 17. Таким образом , группа элементов И 16 управл ет тгриемом в регистр 10. Кроме .того, сигнал несовпадени  результатов вьшолнени  задани  с процессоров , зан тых дублированием, поступает на счетный вход соответствующего счетчика блока 9. Если количество несовпадений в счетчике становитс  больше или равно трем, то ма выходе соответствующего элемента И 20 формируетс  сигнал блокировки, который обну- 4 ет соответствующий разр д регистра 0.

Claims (1)

1. 55 Формула изобретени 

   Устройство дл  распределени  заданий , содержащее блок управлени ,

   30

   50

   11

   два регистра сдвига, четыре элемента ИЛИ, три группы элементов И, три группы элементов ИЛИ и три регистра причем перва  группа информационных входов устройства соединена с входами первого элемента.ИЛИ и с первыми входами элементов И первой, второй и третьей групп, выходы которых соединены с входами элементов ИЛИ одноименных групп и с одноименными группами информационных выходов устройства , вторые входы элементов И первой группы соединены с выходами первого регистра и с входами второго элемента ИЛИ, выход которого сое- динен с вторым входом блока управлени , третьи входы элементов И первой группы соединены с первым выходом блока управлени , перва  группа входов которого соединена с второй группой информационных входов устройства, с информационными входами первого и второго регистров сдвига , выходы элементов ИЛИ первой группы соединены с информационными входами первого и второго регистров, вход сброса и тактовый вход первого ре1 истра соединены соответственно с втррым и третьим выходами блока управлени , выходы второго регистра соединены с четвертыми входами элементов И первой группы и с второй

   .группой входов блока управлени , четвертый выход которого  вл етс  вы ходом отказа устройства, треть  группа входов блока управлени  соединена с группой выходов третьего регистра, выходы элементов И второй и третьей групп соединены.с входами одноименных элементов ИЛИ второй и третьей групп , вторые входы элементов И втор.рй группы, соединены с группой выходов второго регистра сдвига и с соответствующими входами .третьего элемента ИЛИ, выход которого сое- динен с третьим входом блока управлени , п тый и шестой выходы которог соединены соответственно с первым и вторым входами четвертого элемента ИЛИ, выход которого соединен с вхо- дом управлени  сдвигом первого регистра сдвига, группа выходов которого соединена с вторыми входами элементов И третьей группы, третьи входы соответствующих элементов И второ и третьей групп соединень с выходами

   третьего регистра, перва  группа информационных входов которого соедине

   10

   20

   25

   t5 45 50 55

   25764712

   на с выходами элементов lliffl второй и третьей групп и с выходами второго регистра, группы сброса первого и второго регистров сдвига соединены соответственно с выходами элементов ИЛИ третьей и второй групп, входы общего сброса первого и второго регистров сдвига соединены с седьмым выходом блока управлени , шестой выход которого соединен с входами управлени  сдвигом второго регистра сдвига, соответствующие входы третьего элемента ИЛИ соединены с выходами первого регистра сдвига, отличающее с   тем, что, с целью повышени  достоверности выполнени  паке-, та заданий за счет учета состо ний процессоров, определенных по результатам выполнени  предыдущих заданий , в него введены четвертый регистр , четверта , п та , шеста , седьма  группы элементов И, группа элементов НЕ, блок счетчиков, причем выходы второго регистра подключены к первым входам элементов И четвертой группы, вторые входы которых подключены к выходам элементов НЕ группы и к первым входам элементов И п той группы, входы элементов НЕ группы подключены к третьей группе информационных входов устройства и к первым входам элементов И шестой группы, вторые входы элементов И п той и шестой групп подключены к четвертой группе информационных входов устройства, выходы элементов И шестой группы подключены к группе информационных входов четвертого регистра, выходы элементов И п той группы подключены к второй группе информационных входов третьего регистра , выходы, элементов И четвертой группы подключены к счетным входам блока счетчиков, выходы блока счетчиков подключены к входам соответствующих элементов И седьмой группы, выходы элементов И седьмой группы подключены к обнул ющим входам соответствующих разр дов третьего реги- , стра: и к группе сигнальных выходов устройства, установочные входы блока сче.тчиков и всех регистров устройства , кроме первого регистра,и четвертый вход блока управлени  соединены с установочным входом уёт- ройства, группа выходов четвертого . регистра соединена с третьей группой входов блока управлени  и с третьи30

   35

   40

   ми входами элементов И второй и третьей групп, входы сброса четвер т ого регистра соединены с выходами первого элемента ИЛИ второй группы и пос- .деднего элемента ИЛИ третьей группы i нулевые входы четвертого регистра соединены с выходами последних

   элементов И второй и третьей Групп, входы элементов ИЛИ четвертой группы соединены с выходами элементов ИЛИ второй группы, входы сброса второго регистра соединены с выходами элементов ИЛИ четвертой группы.

   fT

   12