SU1249529A1 - Device for simulating network topology - Google Patents
Device for simulating network topology Download PDFInfo
- Publication number
- SU1249529A1 SU1249529A1 SU843831695A SU3831695A SU1249529A1 SU 1249529 A1 SU1249529 A1 SU 1249529A1 SU 843831695 A SU843831695 A SU 843831695A SU 3831695 A SU3831695 A SU 3831695A SU 1249529 A1 SU1249529 A1 SU 1249529A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- network
- address
- control unit
- Prior art date
Links
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано при построении, специализированных вычислительных устройств дл параллельного моделировани различных систем, имеющих сетевую структуру с учетом контрол Корректности топологии исследуемой сети. Цель изобретени - повышение достоверности работы. Дл этого в устройство дл моделировани топологии сетей дополнительно введены восьмой, дев тый, дес тый элементы ИЛИ и блок контрол , причем последний содержит счетчик адреса , первый и второй счетчики-, дешифратор переполнени , первый и второй дешифраторы, элемент сравнени , регистр адреса начального узла сети, первый и второй триггеры, с первого по п тый.элементы И, элемент ИЛИ. элемент НЕ, элемент задержки и элемент индикации. i СЛ С сд hOThe invention relates to computing and can be used in the construction of specialized computing devices for parallel modeling of various systems having a network structure with regard to the control of the Correctness of the topology of the network under study. The purpose of the invention is to increase the reliability of work. For this, the eighth, ninth, tenth elements of OR and the control unit are additionally introduced into the network topology modeling device, the latter containing an address counter, the first and second counters, the overflow decoder, the first and second decoders, the comparison element, the starting node address register nets, first and second triggers, first through fifth. elements AND, element OR. the element is NOT, the element of delay and the element of indication. i SL C sd hO
Description
Изобретение относитс к вычислительной технике.The invention relates to computing.
Цель изобретени - повышение достоверности работы.The purpose of the invention is to increase the reliability of work.
На фиг. 1 изображена структурна схема устройства; на фиг. 2 - структурна схема блока контрол ; на фиг. 3 - представлен пример фрагмента; сети; на фиг. 4 - пример представлени информации о топологии сети в виде списков.FIG. 1 shows a block diagram of the device; in fig. 2 - block diagram of the control unit; in fig. 3 is an example of a fragment; networks; in fig. 4 shows an example of the presentation of network topology information in the form of lists.
Устройство содержит блок 1 пам ти адресов начальных узлов ветвей сети, блок 2 пам ти адресов конечных узлов ветвей сети, блок 3 пам ти адресов выход щих ветвей узлов сети, блок 4 пам ти адресов вход щих ветвей узлов сети, блок 5 пам ти адресов первой выход щей ветви узлов сети, блок 6 пам ти адресов первой вход щей вет- ни узлов сети, регистр 7 адреса выход щей ветви, регистр 8 адреса вход щей ветви, регистр 9 адреса конеч- iHoro узла ветви, регистр 10 конечного узла сети, триггеры 11 и 12, дешифраторы 13 и 14, дешифратор 15 сравнени кодов, линии 16 и 17 задержки , элементы ИЛИ 18 - 27, элементы И 28 - 33, элемент НЕ 34, блок 35 контрол .The device contains a block of 1 memory of addresses of the initial nodes of network branches, a block of 2 memory of addresses of end nodes of network branches, a block of 3 memory of addresses of output branches of network nodes, a block of 4 memory of addresses of incoming branches of network nodes, block 5 of memory of addresses of the first the outgoing branch of the network nodes, block 6 of the memory of the addresses of the first incoming branch of the network nodes, the register 7 of the address of the outgoing branch, the register 8 of the address of the incoming branch, the register 9 of the address of the end-iHoro branch node, the register 10 of the final network node, triggers 11 and 12, decoders 13 and 14, decoder 15 code comparison, lines 16 and 17 back rzhki, OR elements 18 - 27, AND gates 28 - 33, NOT element 34, a control unit 35.
I .I.
Входами устройства вл ютс полюса 36 и 37, соединенные соответственно с адресными входами блоков 1 и 2 пам ти начального узла и конечного узла ветви сети.The inputs of the device are poles 36 and 37, connected respectively to the address inputs of blocks 1 and 2 of the memory of the start node and the end node of the network branch.
На входные полюса 38 и 39 подаютс соответственно серии импульсов ГИ1 и ГИ2, сдвинутых один относительно другого. Полюс 40 предназначен дл получени сигнала Пуск, по которому начинаетс моделирование заданной топологии сети. Выходами устройства вл ютс полюса 41 и 42, соединенные соответственно с выходами регистров 7 и 8 выход щей и вход щей ветвей. Полюс 43 предназначен дл выдачи сигнала конца моделировани заданной топологии сети.. Полюса 44 - 4 предназначены дл св зи с модел ми ветвей.The input poles 38 and 39 are supplied respectively to a series of pulses GI1 and GI2, shifted one relative to the other. Pole 40 is designed to receive a Start signal, which starts the simulation of a given network topology. The outputs of the device are poles 41 and 42, connected respectively to the outputs of registers 7 and 8 of the outgoing and incoming branches. Pole 43 is designed to provide a signal to end the simulation of a given network topology. Poles 44-4 are intended to communicate with branch models.
В блоки 1-6 пам ти на основе списков заноситс информаци о топологии моделируемой сети. В результате в чейках блока 5 пам ти по адресу номера узла хранитс код номера первой выход щей ветви. Если узел не имеет выход щих ветвей, то по адресуBlocks 1–6 based on lists contain information about the topology of the simulated network. As a result, the cell number of the first outgoing branch is stored in the cells of the memory block 5 at the node number address. If the node has no output branches, then at
Блок контрол (фиг. 2) содержит триггеры 47 и 48, счетчик 49 адреса, счетчики 50 и 51, дешифратор 52 переполнени , дешифраторы 53 и 54 состо - 55 номера узла. в ч ейкё хранитсэ инфор- ни jC, элемент 55 сравнени , элемен- маци эс. The control unit (Fig. 2) contains the triggers 47 and 48, the counter 49 of the address, the counters 50 and 51, the decoder 52 overflow, the decoders 53 and 54 consisted of 55 node numbers. In eiky is stored information jC, the element 55 comparison, the element es.
ты И 56 - 60, элемент ИЛИ 61, эле- . Аналогично в чейках блока 6 пам мент НЕ 62, элемент 63 задержки, ти по адресу номера узла хранитс you AND 56 - 60, element OR 61, ele-. Similarly, in the cells of block 6, the memory NOT 62, the delay element 63, at the node number address, is stored
5five
00
5five
00
5five
00
5five
5050
регистр 64 адреса начального узла сети, элемент 65 индикации.register 64 addresses the initial network node, the element 65 display.
Входной полюс 66, предназначен дл получени сигнала Пуск контрол . Входной полюс 67 вл етс входом тактовых импульсов. Входной полюс 68 подключен к выходу блока 5 пам ти первой вход щей ветви. Входной полюс 69 подключен к выходу блока 6 пам ти первой вход щей ветви. Полюс 70 вл етс выходом счетчика адреса и соединен с входами элементов ИЛИ 19, ИЛИ-25, ИЛИ 27. Выходной полюс 71 предназначен дл передачи сигнала считывани в блоки 5 и 6 пам ти, соединен с входами элементов ИЛИ 18, ИЛИ 26. Выходной полюс 72 соединен с входом регистра 10 и служт дл выдачи сигнала записи в регистр 10 конечного узла сети. Счетчик адреса 49 представл ет собой двоичньй счетчик, емкость которого соответствует количеству чеек в блоках 5 и 6 пам ти. Счетчик адреса предназначен дл последовательного просчета адресов чеек блоков пам ти. Дешифратор 52 переполнени служит дл вьделени сигнала переполнени счетчика адреса, обозначающего окончание контрол топологии сети. Счетчики 50 и 51 идентичны и имеют емкость, равную единице . Вторые разр ды счетчиков, представл ющие собой разр ды переполнени , вл ютс выходами счетчиков.Input pole 66 is designed to receive the Start Control signal. Input pole 67 is a clock pulse input. Input pole 68 is connected to the output of memory block 5 of the first input branch. The input pole 69 is connected to the output of the memory block 6 of the first input branch. Pole 70 is the output of the address counter and is connected to the inputs of the elements OR 19, OR-25, OR 27. The output pole 71 is designed to transmit a read signal to memory blocks 5 and 6, connected to the inputs of the elements OR 18, OR 26. The output pole 72 is connected to the input of the register 10 and serves to output a write signal to the register 10 of the end node of the network. The address counter 49 is a binary counter whose capacity corresponds to the number of cells in blocks 5 and 6 of the memory. The address counter is designed to sequentially miscalculate the addresses of memory blocks. Overflow decoder 52 serves to highlight the overflow signal of an address counter indicating the end of network topology monitoring. Counters 50 and 51 are identical and have a capacity equal to one. The second counter bits, which are the overflow bits, are the outputs of the counters.
Дешифраторы 53 и 54 состо ни х предназначены дл сравнени поступающих на них кодов с кодовой комбинацией состо ни ос, заданного в схеме посто нно.The decoders 53 and 54 states are designed to compare the codes arriving at them with the code combination of the state of the OS specified in the scheme permanently.
Элемент 55 сравнени вл етс одноразр дной схемой сравнени дл выполнени функции ИСКЛКНАЩЕЕ ИЛИ. Регистр 64 представл ет регистр с параллельным приемом информации.Comparison element 55 is a one-bit comparison circuit for performing EXCLUSIVE OR. Register 64 is a register with parallel reception of information.
Рассмотрим работу устройства при контроле информации .о топологии моделируемой сети. Consider the operation of the device when monitoring information. On the topology of the simulated network.
В блоки 1-6 пам ти на основе списков заноситс информаци о топологии моделируемой сети. В результате в чейках блока 5 пам ти по адресу номера узла хранитс код номера первой выход щей ветви. Если узел не имеет выход щих ветвей, то по адресуBlocks 1–6 based on lists contain information about the topology of the simulated network. As a result, the cell number of the first outgoing branch is stored in the cells of the memory block 5 at the node number address. If the node has no output branches, then at
55 номера узла. в ч ейкё хранитсэ инфор- маци эс. 55 node numbers. In her storehouse of information es.
33
код первой вход щей ветви. Если жеcode of the first incoming branch. If
у данного узла вход щие ветви отсутствуют , то в соответствующей чейке хранитс инфopмaIl ж.Since this node has no incoming branches, informationalIl is stored in the corresponding cell.
Пр едварительно счетчики 49-51 устанс.вливаютс в исходное состо ни триггеры 47 и 48 - в нулевое состо ние . Сигнал Пуск контрол с входного полюса 66 поступает на вход триггера 47. Триггер 47 устанавливаетс в единичное состо ние и разрешает прохождение тактовых импульсов с полюса 67 через элемент И 56.Previously, the counters 49-51 of the resistor are reset to the initial state; triggers 47 and 48 are returned to the zero state. The start control signal from the input pole 66 is fed to the input of the trigger 47. The trigger 47 is set to one and allows the clock pulses from the pole 67 to pass through the element 56.
Первый тактовьй импульс, проход щий через элемент И 56, поступает на вход элемента 63 задержки, а также на вход счетчика 49 адреса и на входы элементов ИЛИ 18 и ИЛИ 26. После прихода первого тактового- импульса счетчик 49 адреса содержит код адреса первого узла сети, который поступает через элементы ИЛИ 19 и ИЛИ 25 на адресные входы блоков 5 и 6 пам ти. Результатом-подачи кода адреса первого узла со счетчика 49 на блоки 5 и 6 пам ти вл етс опро информации в списках первой вход ще и вьпсод щей ветвей.The first clock pulse passing through the element AND 56 is fed to the input of the delay element 63, as well as to the input of the address counter 49 and the inputs of the OR 18 and OR 26. After the first clock pulse arrives, the address counter 49 contains the address code of the first network node which enters through the elements OR 19 and OR 25 to the address inputs of memory blocks 5 and 6. The result of the submission of the address code of the first node from counter 49 to memory blocks 5 and 6 is the information in the lists of the first incoming and outgoing branches.
В это же врем , на выходах элеметов ИЛИ 18 и ИЖ 26 вьфабатываютс сигналы разрешени выборки, которые поступают на считывающие входы блоков 5 и 6 пам ти. .Считанна информаци из блоков 5 и 6 пам ти поступает на входы дешифраторов 53 и 54 соответственно . Депзифраторы 53 и 54 сравнивают считанную информацию с кодовым состо нием х.At the same time, at the outputs of the elements OR 18 and IL 26, sampling resolution signals are outputted, which are fed to the read inputs of memory blocks 5 and 6. The read information from memory blocks 5 and 6 is fed to the inputs of the decoder 53 and 54, respectively. The depifiers 53 and 54 compare the read information with the code state x.
В том , если считанна информаци не равна состо нию зс, на выходах дешифраторов 53 и 54 вырабатываютс разрешающие сигналы, которы определ ют соответственно наличие выход щих и вход щих ветвей дл рассматриваемого узла. .In that, if the read information is not equal to the state of the ES, the outputs of the decoders 53 and 54 produce resolution signals, which determine the presence of output and input branches for the node in question, respectively. .
Сигналы с выходов дешифраторов 53 и 54 поступают соответственно на входы элементов И 59, 60 и вместе на входы элемента 55 сравнени .The signals from the outputs of the decoders 53 and 54 are received respectively at the inputs of the elements And 59, 60 and together at the inputs of the element 55 of the comparison.
Элемент 55 сравнени работает еле дующим образом.Comparison element 55 works hardly.
Если на его вход приход т одновременно два разрешающих или запрещаю- щк к. сигнала, то на выходе элемента сравнени вырабатываетс запрет., Этот случай соответствует двум вариантам: когда у рассматриваемого узла имеютс входные и выходные ветви ,If two permitting or prohibiting signals arrive at its input at the same time, a ban is generated at the output of the comparison element. This case corresponds to two options: when the node in question has input and output branches,
00
5five
00
и онand he
5five
00
5five
00
5five
вл етс промежуточным узлом сети; когда по данному адресу узла, в блоках 5 и 6 пам ти содержитс информаци зс, что определ ет отсутствие узда в сети с таким номером. В обоих вариантах этого случа элемент 55 сравнени запрещает работу элементов И 59 и 60.is an intermediate network node; when at a given node address, blocks 5 and 6 of the memory contain information that determines the absence of a node in the network with this number. In both cases of this case, the comparison element 55 prohibits the operation of the elements 59 and 60.
Если на вход элемента 55 сравнени проход т один разрешающий и один запрещающий сигналы, то при таких комбинаци х элемент 55 вьфабатывает на выходе разрешающий сигналуIf one permitting signal and one inhibitory signal are passed to the input of the comparison element 55, then at such combinations, the element 55 at the output allows the signal
Этйт случай имеет также два варианта .This case also has two options.
Когда разрешающий сигнал поступает с дешифратора 53, а запрещающий - с дешифратора 54. Это соответствует тому, что у рассматриваемого узла имеютс выход щие ветви и отсутствуют вход щие, т.е. он вл етс начальным узлом сети. Разрешающий сигнал с выхода элемента 55 сравнени поступает на входы элементов И 59 и 60, на вторых входах которых присутствует разрешение с дешифратора 53 и ;запрет с дешифратора 54 соответствен- ;но. Так как счетчик 49 адреса не переполнен и на выходе дешифратора 52, соединенном с входами элемента И 57 и элемента НЕ,62 отсутствует.разрешающий сигнал, то на входе элемента И 57 присутствует запрет, а на вход элемента И 58 через элемент НЕ 62 поступает разрешающий сигнал. В итоге задержанный тактовый импульс проходит через элементы И 58, И 59 и поступает на вход счетчика 50 и на вход записи регистра 64 начального узла сети. При поступлении сигнала записи в регистр 64 записываетс номер начального узла сети, который поступает на информационный вход регистра с выхода счетчика 49 адреса. Счетчик 50 просчитывает задержанный тактовый импульс , что соответствует одному найденному начальному узлу сети.When the enabling signal comes from the decoder 53, and the inhibiting signal comes from the decoder 54. This corresponds to the fact that the node under consideration has outgoing branches and no incoming, i.e. it is the starting node of the network. The permissive signal from the output of the comparison element 55 is fed to the inputs of the And 59 and 60 elements, on the second inputs of which there is a resolution from the decoder 53 and; the prohibition from the decoder 54, respectively; Since the counter 49 of the address is not overflowed and the output of the decoder 52 connected to the inputs of the element 57 and the element NOT 62 is missing. There is a ban on the input of the element 57 and the input of the element 58 passes the element 62 signal. As a result, the delayed clock pulse passes through the elements And 58, And 59 and is fed to the input of the counter 50 and to the input of the register record 64 of the initial network node. When a recording signal arrives in the register 64, the number of the initial network node is recorded, which is fed to the information input of the register from the output of the counter 49 of the address. The counter 50 calculates the delayed clock pulse, which corresponds to one found initial network node.
Во втором варианте, когда имеетс разрешающий сигнал с выхода дешифра50 тора 54 и запрещающий сигнал с дешифратора 53. Это соответствует тому, что у рассматриваемого узла имеютс вход ш ие ветви и отсутствуют выход щие , т.е. он вл етс конечным узломIn the second variant, when there is a permitting signal from the output of the decoder of torus 54 and a inhibitory signal from the decoder 53. This corresponds to the fact that the node in question has input branches and there are no output, i.e. he is the end node
55 сети. В этом варианте задержаньй тактовьй импульс проходит через элемент И 60, где есть разрешение с выхода дешифратора 54. С выхода элемента И 60 импульс поступает на вход счетчика 51 и через полюс 72 на вход записи регистра 10 конечного узла сети. При поступлении сигнала записи в регистр 10 записываетс номер конечного узла сети, которьм через элемент ИЛИ 27 поступает на информационный вход регистра с выхода счетчика 49 адреса. Соответственно счетчик 31 просчитывает задержаный тактовьй импульс, что определ ет один найденный конечный узел сети.55 networks. In this variant, the delay pulse passes through the element 60, where there is a resolution from the output of the decoder 54. From the output of the element 60 the pulse arrives at the input of the counter 51 and through the pole 72 to the input of the register 10 of the end node of the network. When a recording signal arrives in the register 10, the number of the end node of the network is recorded, through the OR element 27 it enters the information input of the register from the output of the counter 49 of the address. Accordingly, the counter 31 calculates a delayed clock pulse, which is determined by one found end node of the network.
На следующем такте проходит следующий (второй) тактовьй импульс на полюс 67, который поступа ет на счетный вход счетчика 49 адреса. Счетчик адреса увеличивает свое содержимое на единицу. Это соответст- вуе.т формированию адреса следующего узла, дл которого просматриваетс наличие вход щих и выход щих ветвей. В случае определени второго начального или второго конечного узла сети на выходе счетчиков 50 или 51 соответственно вьфабатываетс сигнал переполнени . Сигнал переполнени проходит через элемент ИЛИ 61 и устанавливает триггер 48 в единичное состо ние , -что соответствует некоррект- ности сети. Элемент 65 индикации, соединенный с выходом триггера 48, отображает в данном случае информацию о некорректности сети. Так опрос адресов номеров узлов сети осуществл ет- , с до тех пор, пока не будут просмотрены все чейки блоков 5 и 6 пам ти. Это соответствует тому, что счетчик 49 адреса будет содержат.ь код переполнени ..- At the next clock, the next (second) clock pulse passes to pole 67, which is fed to the counting input of the address counter 49. The address counter increases its content by one. This corresponds to the formation of the address of the next node for which the presence of incoming and outgoing branches is examined. In the case of determining the second initial or second end node of the network, an overflow signal is output at the output of the counters 50 or 51, respectively. The overflow signal passes through the OR element 61 and sets the trigger 48 to one state, which corresponds to the incorrectness of the network. The display element 65, which is connected to the output of the trigger 48, in this case displays information about the incorrectness of the network. Thus, the polling of the addresses of the network node numbers is carried out, until all cells of blocks 5 and 6 of memory have been reviewed. This corresponds to the fact that the counter 49 of the address will contain the overflow code ..-
Дешифратор 52 дещифрирует состо ние переполнени счетчика адреса и вырабатывает сигнал разрешени , который поступает на вход элемента И 57. Сигнал с выхода дешифратора 52 также по- ступает через элемент НЕ 62 на элемент И 58 и запрещает прохо здение задержаного тактового импульса с выхода элемента 63 задержки. В этом случае задержаный тактовый импульс прохо ходит через элемент И 58 и устанавливает триггер 47 в нулевое состо ние. В итоге нулевое состо ние триггера 47 запрещает прохождение тактовых им- Лульсов через элемент И 56 и работа устройства контрол на этом заканчиваетс . Если сеть корректна, то в регистрах 64 и 10 хран тс соответственно коды номеров начального и конечного узлов сети. В случае некорректности сети триггер 48 находитс в единичном состо нии и элемент индикации- отображает аварийной состо ние устройства. /The decoder 52 decrypts the overflow state of the address counter and generates a resolution signal that is fed to the input of the element 57. The signal from the output of the decoder 52 also enters through the element 62 to the element 58 and prohibits the passage of the delayed clock pulse from the output of the element 63 delay . In this case, the delayed clock pulse passes through AND 58 and sets trigger 47 to the zero state. As a result, the zero state of the trigger 47 prohibits the passage of the clock pulses through the element 56 and the operation of the monitoring device ends there. If the network is correct, then codes 64 and 10 store the codes of the starting and ending nodes of the network, respectively. If the network is incorrect, the trigger 48 is in the single state and the display element indicates the alarm state of the device. /
В устройстве обеспечиваетс поступление необходимых сигналов предварительного установа, которые на фиг. 1, 2 не показаны.The device provides the arrival of the necessary preset signals, which in FIG. 1, 2 are not shown.
Решение задачи контрол заключаетс в проверке корректности заданной топологии сети, котора хранитс в шести блоках пам ти устройства. При этом опшбки в топологии могут допускатьс как при записи информации в блоки пам ти, так и при неправильном задании топологии сети оператором .The solution to the monitoring task is to verify the correctness of the specified network topology, which is stored in six memory blocks of the device. In this case, opscs in the topology can be allowed both when writing information in the memory blocks, or if the operator has incorrectly specified the network topology.
Контроль информации о топологии позвол ет исключить неправильную коммутацию решающих элементов в процессе моделировани исследуемой сети.Monitoring information about the topology makes it possible to eliminate the incorrect switching of the decisive elements in the process of modeling the network under study.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843831695A SU1249529A1 (en) | 1984-12-26 | 1984-12-26 | Device for simulating network topology |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843831695A SU1249529A1 (en) | 1984-12-26 | 1984-12-26 | Device for simulating network topology |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1249529A1 true SU1249529A1 (en) | 1986-08-07 |
Family
ID=21153973
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843831695A SU1249529A1 (en) | 1984-12-26 | 1984-12-26 | Device for simulating network topology |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1249529A1 (en) |
-
1984
- 1984-12-26 SU SU843831695A patent/SU1249529A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 686033; кл. G 06 F 15/20, 1977. ; Авторское свидетельство СССР 1024930, кл. G 06 F 15/20, 1984. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1249529A1 (en) | Device for simulating network topology | |
SU1176346A1 (en) | Device for determining intersection of sets | |
SU1026163A1 (en) | Information writing/readout control device | |
SU1458841A1 (en) | Device for monitoring digital units | |
SU1064456A1 (en) | Multichannel/code time interval converter | |
SU1144109A1 (en) | Device for polling information channels | |
SU1437987A1 (en) | Digital time discriminator | |
SU1444744A1 (en) | Programmable device for computing logical functions | |
SU559395A1 (en) | Counter with a constant number of units in the code | |
SU1124318A1 (en) | Device for simulating graph | |
SU1695303A1 (en) | Logic analyzer | |
SU1529221A1 (en) | Multichannel signature analyzer | |
SU1509926A1 (en) | Device for on-line modeling of networks | |
SU1164716A1 (en) | Information input device | |
SU842791A1 (en) | Number comparing device | |
SU1149255A1 (en) | Device for control of multichannel measuring system | |
SU1522220A1 (en) | Device for interfacing information source with receiver | |
SU1374239A2 (en) | Device for simulating problems about longest paths in networks | |
SU1591025A1 (en) | Device for gc sampling of memory units | |
SU1275413A1 (en) | Device for generating codes with given weight | |
SU1647605A1 (en) | Object identifier | |
SU1161951A1 (en) | Device for simulating problem of finding the longest path in network | |
SU1730680A1 (en) | Device for recording information in memory unit | |
SU1034042A1 (en) | Microprogram checking device | |
SU1672450A1 (en) | Calls significance analyzer |