SU1231508A1 - Устройство дл сопр жени процессоров через общую пам ть в многопроцессорной системе - Google Patents

Abstract

Изобретение позвол ет реализовывать многопроцессорные системы с высоким быстродействием за счет орг анизации асинхронного обращени  процессоров через общую пам ть. Кон- |струкци  предлагаемого устройства ,. .содержит 2K+I блоков ввода-вывода, где К определ етс  количеством подключаемых к устройству процессоров, п ть мультиплексоров, демультиплек- сор, 2К+1 регистров, 2К+1 счетчиков адреса записи, 2К+1 счетчиков адреса считывани , дешифраторы сброса записанной и считанной за вки, блок управлени  пам тью, блок формировани  за вок и два элемента задержки. Работа устройства происходит в двух режимах записи и считывани  за вок. I 3.п. ф-лы. 8 ил, 1 табл. с

Description

Изобретение относитс  к вычислительной технике и может быть использовано в автоматизированных системах управлени  дл  сопр жени  процессоров .

Целью изобретени   вл етс  повышение быстродействи .

На фиг. 1 приведен пример блок- схемь многопроцессорной системы с использованием устройства дл  сопр жени  процессоровi на фиг. 2 - функциональна  схема устройства дл  сопр жени  процессоров, на фиг. 3-6 функциональные схемы блока формирова йи  за вок, счетчика сообщений, узл .а приоритета и блока управлени  пам тью соответственно; на фиг, 7 и 8 - примеры алгоритмов управлени  местного и центрального процессоров соответственно в составе многопроцессорной системы.

Многопроцессорна  система (фиг.1 содержит микропроцессоры (МП) 1,один из которых центральный, местные оперативные запоминающие устройства (ОЗУ) 2, общие ОЗУ 3, устройства 4 дл  сопр жени  процессоров через общую пам ть, Устройство 4 дл  сопр жени  процессоров (фиг. 2) содержит с первог 5 по (2К+}) 6 блоков ввода-вывода, где К определ етс  количеством подключаемых MF подключенных к устройству 4, с первого по третий мультиплексоры 7-9, демультиплексор 10, четвертый II и п тый 12 мультиплексоры , с первого 13 по (2К+1) 14 регистры , с первого 15 по (2К+1) 16 счетчики адреса записи, с первого 17 по (2K+I) 18 счетчики адреса считывани , дешифраторы 19 и 20 сброса записанной -и считанной за вки соответственно , блок 2 управлени  пам тью , блок 22 формировани  за вок, два элемента 23 и 24 задержки. Блок 22 формировани  за вок (фиг, 3) содержит первую, вторую и третью группы триггеров, в которых соответственно обозначены первый и 2К+ триггеры 25 и 26i 27 и 28, 29 и 30 ; с первого по 2K+I счетчики 31 и 32 за вок, три узла 33-35 приоритета п ть элементов ИЛИ 36-40, два триггера 41 и 42.

Каждый счетчик 31 и 32 за вок (фиг, 4) содержит элемент ИЛИ 43, реверсивный счетчик 44, дешифратор 45, элемент 46 задержки, два триггера 47, 48,

,

10

315082

Каждый узел 33-35 приоритета , (фиг, 5) содержит группу злемектов И 49 и группу элементов НЕ 50. Блок 21 управлени  пам тью 5 (фиг. 6) содержит одновибратор 51, элемент ИЛИ 52 и триггер 53,

Вычислительна  система (фиг. I), . использующа  предложенное устройство , работает следующим ,

С помощью магистрали системы в оперативное запоминающее устройства (034)2 центрального МП 1 записываютс  содержание инструкции, которое необходимо выполнить, и исходные данные, которые необходимы дл  выполнени  инструкции. Под управлением центрального МП с помощью устройства 4 дл  сопр жени  производитс  перепись содержани  инструкций и исходных данных к ним в ОЗУ 3 общего пользовани , например, следующими сообщени ми:

15

20

Код типа информации определ ет назначение информации согласно следу- 30 ющей таблицы.

110

111

(байт № 1)

Программа инструкции (байт № 2)

Номер данного

В начале передаетс  номер инструкции , программа выполнени  инструкции, а потом номер данных и его значени  55 в виде байта № 1 и байта № 2. Обращение центрального МП 1 к соответствующему устройству 4 происходит последовательно в пор дке, опреде3 .

ленном вьтолн емой инструкцией Каждое устройство 4 может принимать сообщени  одновременно от 2К+1 местных ОЗУ 2 под управлением соответствующих МП 1. Запись прин тых сооб- щений в соответствующие секции ОЗУ 3 общего пользовани  происходит последовательно в соответствии с установленным приоритетом. Дл  каждого МП в ОЗУ 3 отведена отдельна  секци  па м ти, котора  находитс  по номеру МП, указанному в сообщении. Далее записанные в ОЗУ 3 сообщени  последовательно считываютс  в устройство 4 в пор дке установленного приорите- та. Из устройства 4 передача сообщений в необходимые ОЗУ 2 происходит асинхронно под управлением соответствующих МП I.

Устройство 4 работает в режимах Запись и Считывание.

В режиме Запись данные, которые необходимо записать в ОЗУ 3, посту- ,пают в. блоки 5, 6 под управлением соответствующего местного МП , что сопровождаетс  выработкой сигнала логической 1 по выходу квитировани . С выхода блоков 5, 6 данные по- стзшают на информационные входы пер- вого мультиплексора 7. При выполнении за вки на запись сообщени  в ОЗУ 3 по одному из выходов адреса записываемой за вки блока 22 вырабатываетс  сигнал логической 1, который :разрещает прохождение требуемых дан- ных на выходы первого мультиплексора 7 и первые информационные входы второй группы второго мультиплексора 8. На выходе признака записи блока 22 формируетс  сигнал логической 1, который устанавливает второй и третий мультиплексоры 8 и 9 в состо ние Запись при котором на выход второго мультиплексора 8 поступает информаци  с его информационных вхо- ДОН второй группы, а на выход третьего мультиплексора 9 поступает инфор- ,наци  с его первого информационного входа. Код с выходов второго и третьего мультиплексоров 8 и 9 образует адрес, по которому в ОЗУ 3 производитс  запись данных, которые поступают с выходов первого мультиплексора 7..После цикла записи, который формируетс  блоком 21 на выходе вто- рого дешифратора 20, соответствующего адресу записанного сообщени , вырабатываетс  сигнал логической 1

5084

.-который поступает,на соответствующи вход сброса записанной за вки блока 22 и сбрасывает за вку на запись сообщени  в ОЗУ 3.

В режиме Считывание при выполнении за вки на считывание сообщени  из ОЗУ 3 по одному из выходов адреса С .«тываемой за вки блока 22 вырабатываетс  сигнал логической 1, который разрешает передачу требуемых данных на соо гветствующие выходы демультиплексора 10 дл  записи в соответствующий регистр 13, 14 и информации со входов четвертого мультиплексора 1I на его выход, а также формирование требовани  в блоки 5 и 6 на вывод считанной информации . На выходе признака записи блока 22 формируетс  сигнал логической 1, который устанавливает второй (8) и третий (9) мультиплексоры в режим Считывание, при котором на выход второго мультиплексора 8 поступает информаци  с его информационных входов первол группы, а на выход третьего мультиплексора 9 - информаци  с его второго информационного входа. Код с выходов второго и третьего мультиплексоров 8 и 9 образует адрес по которому происходит считывание данных из ОЗУ 3 на информационные входы демультиплексора 10 и далее в соответствующий регистр 13, 14. После окончани  цикла считывани , который формирует блок 21, на выходе первого дешифратора 19, соответствующего адресу считанного сообщени , вырабатываетс  сигнал логической I, который поступает на соответствющий вход сброса считанной за вки блока 22 и сбрасывает за вку на считывание сообщени  из ОЗУ. В блоках 5, 6 вырабатываетс  требование прерывани  в унифицированную магистраль дл  соответствующего МП 1, который в удобное дл  него врем  произведет считывание сообщени  из соответствующего регистра 13, 14 независимо от работы устройства 4.

Блок 22 формировани  за вок (фиг. 3) работает следующим образом.

За вки на запись сообщени  в ОЗУ 3 поступают по входам за вок на запись и запоминаютс  в триггерах первой группы 25, 26. Далее при наличии сигнала логической i с выхода п того элемента ИЛИ 40 они переписываютс  в триггеры второй группы 27, 28, с выходов которых по$ . 1

ступают на информационные входы второго узла 34 приоритета. Аналогично поступают за вки на считывание сообщений из ОЗУ 3 на информационные входы первого узла 33 приоритета с выходов признаков ненулевого состо ни  счетчиков 31, 32 за вок и на информационные входы третьего узла 35 приоритета с выходов признаков переполнени  счетчиков 31, 32 за вок С помощью трех узлов 33-35 приоритета определ етс  за вка, которую необходимо обслужить в данньгй момент. Если обслуживаетс  за вка на запись сообщени  в ОЗУ 3, то на одном из выходов второго узла 34 вырабатываетс  сигнал логической 1, по которому формируетс  требование прерыва- -ни  в соответствующую унифицированную магистраль, св занную с устройством 4, и сигнал логической 1 на выходе четвертого элемента ИЛИ 39 Триггер 41 устанавливаетс  в состо ние логической 1, с выхода которого через элемент ИЛИ (40) вырабаты ваетс  сигнал логической 1, который запрещает последующий ввод информации в триггеры второй и третьей групп 27, 28 и 29, 30 до окончани  цикла записи. После окончани  цикла записи по одному из входов сброса записанной за вки блока 22 поступает Сигнал логической 1, который сбрасывает указанную за вку на запись сообщени  в ОЗУ 3. С выхода второго элемента ИЛИ 37 вырабатываетс  сигнал логической I, который устанавливает триггер 41 в состо ние логического О, разреша  с по- мощью п того элемента ИЛИ (40) прием новой информации в триггеры второй и третьей групп 27,, 28 и 29, 30.

Одновременно с за вками на запись сообщени  в ОЗУ 3 поступают за вки на считывание сообщени  из ОЗУ 3, выполнение которых менее приоритетно . Количество за вок на счи- тьгаание сообщений из ОЗУ 3, поступающих на первые входы счетчиков 31, 32 за вок, подсчитываетс  и если они есть и их количество не превышает допустимой величины, то с выходов признаков неравенства нулю соответствующих счетчиков 31, 32 вырабатываетс  за вка на считывание (сигнал логической 1), котора  аналогично указанному запоминаетс  в триггерах третьей группы 29, 30.

315086

С выхода триггеров 29, 30 за вка на считывание поступает на информационные входы третьего узла 35 приоритета . При обслуживании за вки на счи5 тывание сообщени  из ОЗУ 3 на одном из выходов третьего узла 35 приоритета вырабатываетс  сигнал логической , который поступает на ВЫХОД) адреса считываемой за вки 10 блока 22 и формирует на выходе третьего элемента ИЛИ 38 сигнал логической 1, который устанавливает триггер 42 в состо ние логической и запрещает прием новой информа15 ции в триггеры второй и третьей групп,, После окончани  цикла считывани  по одному из входов сброса считанной за вки вырабатываетс  сигнал логич€ ской 1, который уменьшает

20 на единицу содержание соответству- ющего счетчика 31-32 за вок.

В предлагаемом устройстве обеспечена возможность одновременного 25 асинхронного обращени  2К+1 микропроцессоров I к устройству 4 дл  записи или считывани  информации.

Claims (2)

1. Формула изобретени 

   Устройство дл  сопр жени  процессоров через общую пам ть в многопроцессорной системе, содержащее с первого по третий мультиплексоры, демультиплексор, 2К+1 регистров, где К число подключаемых процессоров, два элемента задержки, блок формировани  за вок и блок управлени  пам тью , отличающеес  тем, что, с целью повьшени  быстродействи , в него введены 2К+1 блоков вво да-вывода, четвертый и п тый мультиплексоры , 2К+1 счетчиков адреса записи , 2К+1 счетчиков адреса считывани , первый и второй дешифраторы, входы-выходы сообщений блоков ввода- вывода  вл ютс  входами-выходами шин обмена устройства, выходы сообщений блоков ввода-вывода подключены к информационным входам первого мультиплексора , выход которого  вл етс  выходом сообщений, записываемых в общую пам ть устройства, информационный вход демультиплексора  вл етс  входом сообщений, считываемых из об- щей пам ти устройства, выходы демуль- .типлексора подключены к информационным входам регистров, выходы которых подкльачены к входам сообщений

   71

   соответствующих блоков ввода-вывода, выходы квитировани  которых подключены к входам за вок на запись блок формировани  за вок и к счетныг- входам соответствующих счетчиков адреса записи, выходы которых подключены к информационным входам п того мультиплексора, выход которого подключен к первому информационному входу третьего мультиплексора, выход которого  вл етс  выходом группы разр дов адреса  чейки общей пам ти устройства ,, выходы второго дешифратора подключены к входам сброса записанной за вки блока формировани  за вок и к входам разрешени  приема соответствующих блоков ввода-вывода, выходы первого дешифратора подключены к входам сброса считанной за вки блока формировани  за вок и к счетным входам соответствующих счетчи-  ов адреса считывани , выходы которых подключены к информационным входам четвертого мультиплексора, выход которого подключен к второму информационному входу третьего мультиплексора , выходы адреса записываемой за вки блока формировани  за вок подключены к входам управлени  первого и п того мультиплексоров, выходы адреса считываемой за вки подключены к входам управлени  четвертого мультиплексора , к информационным входам первой группы второго мультиплексора и к входам разрешени  передачи

   соответствующих блоков ввода-вывода, выход признака записи блока формировани  за вок подключен к первым входам управлени  второго и третьего мультиплексоров, к первому входу блока управлени  пам тью и через первый элемент задержки - к входу стро- бировйни  первого дешифратора, выход признака считывани  блока формировани  за вок подключен к вторым входам управлени  второго и третьего мультиплексоров, к второму входу блока управлени  пам тью и через второй элемент задержки - к входу стро- би овани  второго дешифратора, первый и второй выходы блока управлени  пам тью  вл ютс  выходами режима и стробировани  общей пам ти устройства соответственно, выходы разр дов адреса выхода первого мультиплексора подключены к информационным входам второй группы второго мультиплексора, выходы которого под315088

   ключены к входам первого и второго дешифраторов и  вл ютс  выходами группы разр дов адреса секции общей пам ти устройства, причем блок фор- , мировани  за вок содержит три группы триггеров, группу счетчиков за вок , три узла приоритета, п ть элементов ИЛИ и два триггера, входы установки триггеров первой группы 10  вл ютс  входами за вок на запись блока формировани  за вок, входы сброса триггеров третьей группы соединены с вычитающими входами соответствующих счетчиков за вок груп- f пы, с входами первого элемента ИЛИ и  вл ютс  входами сброса считанной за вки блока формировани  за - вок, входы сброса триггеров первой

   группы соединены с входами сброса 20 соответствующих триггеров второй

   группы, суммирующими входами соответствующих счетчиков за вок группы, с входами второго элемента ИЛИ и  вл ютс  входами сброса записанной за- 25  вки блока формировани  за вок, выходы триггеров первой группь подключены к информационным входам соответствующих триггеров второй группы , выходы которых подключены к ин- .JQ формационным входам второго узла приоритета, выходы которого.подключены к входам четвертого элемента ИЛИ и  вл ютс  выходами адреса записываемой за вки блока формировани  за вок, выходы переложени  счет- 5 чиков за вок группы подключены к информационным входам соответствующих триггеров третьей группы, выходы которых подключены к информационным входам третьего узла приоритета, вы- ходы которого поразр дно объединены через МОНТАЖНОЕ ИЛИ с входами первого узла приоритета и подключены к входам третьего элемента ИЛИ и  вл ютс  выходами адреса считываемой за вки блока формировани  за вок, выходы первого и второго элементов ИЛИ подключены к входам установки первого и второго триггеров соответственно , входы сброса которых подклю- 0 чены к выходам третьего и четвертого элементов ИЛИ соответственно, выходы первого, и второго триггеров  вл ютс  выходами признаков считывани  и записи блока формировани  за - 5 iBOK и подключены к первому и второму .входам п того элемента ИЛИ, выход которого подключен к входам синхронизации триггеров второй и третьей

   101

   групп, выходи, признаков нулевого сос- тоини  счетчиков за вок подключены к информационным входам первого узла приоритета, вход разрешени  которого  вл етс  входом пуска блока формировани  за вок, инверсные выходы младших разр дов выходов первого и второго узлов приоритета подключены к входам разрешени  второго и третьего узлов приоритета соответственно .
2. 2. Устройство по п. 1, отличающеес  тем, что блок управлени  пам тью содержит триггер, элемент ИЛИ и одновибратор, входы

   5 установки и сброса триггера подключены к первому и второму входам элемента ИЛИ и  вл ютс  первым и вторым входами блока, выход триггера  вл етс  первьи выходом блока, выход 10 элемента ИЛИ соединен через одновибратор с вторым выходом блока.

   I-

   L.

   {, 7

   wrT

    Щ

   -J

   I

   f Ifatet/fO

   9М:в

   С Movoao J

   fut 8

   Составитель А.Ушаков Редактор М.Кёлемеш Техред И.Гайдош КорректорМ.Самборска 

   - - -TL Т L J Ш ПI -I I|1 Г-Щ L --Г жцдж 11| М1Г

   Заказ 2652/52 Тираж 671Подписное

   ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4