SU1202061A1 - Устройство дл измерени характеристик дискретного канала - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ . ХАРАКТЕРИСТИК ДИСКРЕТНОГО КАНАЛА, содержащее последовательно соединенные датчик эталонной последовательности и первый сумматор, последовательно соединенные датчик дополнительной последовательности и второй сумматор, выход которого подключен к установочному входу счетчика несовпадений, первый дешифратор, входы которого соединены с другими выходами датчика дополнительной последовательности , последовательно соединенные первый элемент И и первый триггер, первый элемент ИЛИ, второй, третий, четвертый и п тый элементы И, отличающеес  тем, что, с целью повьшени  достоверности измерени  величины фазового рассогласовани  и определени  его знака, в него введены последовательно соединенные второй дешифратор, первый элемент ЗАПРЕТ, второй триггер второй элемент ЗАПРЕТ, третий триггер и второй элемент ИЛИ, выход которого подключен к первому входу второго элемента И, последовательно соединенные счетчик фазового сдвига , вход которого соединен с выходом второго элемента И, и индикатор, четвертый триггер, включенный между выходом пе; вого сумматора и первым входом третьего элемента И, выход которого подключен к сигнальному входу счетчика несовпадений, третий дешифратор, включенный между другими выходами датчика эталонной последовательности и первым входом первого элемента И, при этом выход четвертого элемента И через первый элемент ИЛИ подключен к входу датчика дополнительной последовательности , выход п того элемента И - к другому входу первого элемента ИЛИ, (Л первый вход четвертого элемента И соединен с вторыми входами первого сумматора и второго сумматора, первый вход которого соединен с первым входом п того элемента И, второй вход которого соединен с вторым вхоto дом четвертого элемента И, с вторым входом первого элемента И, с выходом о ю счетчика несовпадений и вторыми входами первого и второго элементов ЗАПо о РЕТ, выход второго сумматора подключен к другому входу четвертого триггера , входы третьего дешифратора соединены с входами второго дешифратора, выход которого подключен к другому входу первого триггера, выход первого дешифратора подключен к второму входу второго триггера и к третьему входу второго элемента ЗАПРЕТ, выход второго дешифратора подключен к второму входу третьего триггера, выход которого подключен к третьему входу первого элемента ЗАПРЕТ и к другому входу индикатора, выход второго триг

Description

гера подключен к другому входу второго элемента ИЛИ, а выход первого триггера - к установочньм входам второго, и третьего триггеров.

Изобретение относитс  к электросв  зи и может быть использовано дл  полу чени  статистических данных о характе ре распределени  ошибок синхронизации в каналах св зи. Цель изобретени  - повышение досто верности измерени  величины фазового рассогласовани  и определение его знака. На фиг.1 представлена структурна  электрическа  схема устройства дл  измерени  характеристик дискретного канала (ДК); на фиг.2 - временные диаграммы работы устройства дл  случа  отрицательного сбо  фазы; на фиг. временные диаграммы работы устройства дл  случа  положительного сбо  фазы; на фиг.4 - временные диаграммы дл  случа  отрицательного сбо  фазы вблиз конца рекурренты. Устройство содержит четвертый элемент И 1, первый элемент ИЛИ 2, датчик дополнительной последовательности (ДЦП) 3, первый дешифратор 4, п тый элемент И 5, второй сумматор 6, первый сумматор 7, датчик эталонной последовательности (ДЭП) 8, третий дешиф ратор 9, второй дешифратор 10, первый элемент И 11, первый триггер 12, четвертый триггер 13, третий элемент И 14, счетчик 15 несовпадений, первый элемент ЗАПРЕТ 16, второй триггер 17, второй элемент ЗАПРЕТ 18, третий триг гер 19, второй элемент ИЛИ 20, второй элемент И 21,счетчик 22 фазового сдвига, индикатор 23. Устройство работает следующим обра 1. На входы первого сумматора 7 посту пают рекуррентные последовательности с выхода ДК и с выхода ДЭП 8. Цри полном совпадении разр дов рекуррент на выходе первого сумматора 7 по вл етс  последовательность нулей, котора  не оказывает на схему никакого действи . При несовпадении разр дов испытательной и эталонной последовательностей на выходе пер- вого сумматора 7 по вл етс  сигнал, который переводит четвертый триггер 13 в единичное состо ние, вследствие чего на выходе третьего элемента И 14 по вл етс  последовательность импульсов, число которых подсчитываетс  счетчиком 15 несовпадений. Несовпадение разр дов на входах первого сумматора 7 возможно по двум причинам: из-за ошибок трансформации и из-за ошибок синхронизации. Необходимо, чтобы счетчик 15 подсчитывал несовпадение ошибок синхронизации . Дл  этого, испытательна  последовательность поступает из ДК через четвертый элемент И 1 и первый элемент ИЛИ 2 на вход датчика ДЦП 3. Последовательность, вырабатываема  ДЦП 3, и последовательность, проход ща  из канала,сравниваютс  с помощью второго сумматора 6. При отсутствии ошибок трансформации, но при наличии сбо  фазы в канале на выходе сумматора 6 имеетс  последовательность нулей. При наличии ошибок трансформации на выходе второго сумматора 6 по вл етс  сигнал. Таким образом, второй сумматор 6 фиксирует ошибки трансформации, а первый сумматор 7 - ошибки синхронизации и трансформации. Число разр дов несовпадени , по вившихс  на выходе сумматора 7, проход  через четвертый триггер 13 и третий элемент И 14, подсчитьшаетс  счетчиком 15. Если имели место ошибки трансформации, сигнал с выхода второго сумматора 6 сбрасывает четвертый триггер 13 в нулевое состо ние и устанавливает счетчик 15 также в нулевое состо ние . При наличии ошибок синхронизации , превьш1ающих заданный порог, на выходе счетчика 15 по вл етс  сигнал Сбой фазы. После определени  факта сбо  фазы необходимо произвести измере 1ие величины и знака сбо  фазы, дл  чего ДЩ1 3 переводитс  в автономный режим , что обеспечивает правильное выделение конца рекуррентной последовательности . Выделение конца испытательной рекуррентной последовательности осуществл етс  первым дешифратором 4, конца эталонной последовательности - вторым дешифратором 10. Принцип работы устройства основан на сравнении циклов испытательной и эталонной последовательностей, заключающемс  в формировании временног интервала между окончани ми рекуррент , и по сн етс  временной диаграммой , представленной на фиг.2 и 3. При совпадении циклов испытательной (фиг.2 и За) и эталонной (фиг, 2 и 3 б) последовательностей, что соответствует совпадению сигналов на выходах первого (фиг.2 и ,3в) и второго (фиг.2 и Зг) дешифраторов 4 и 10, третий и второй триггеры 19 и 17 не срабатывают. При опережении испытательной последовательности, что имее место при отрйцателы|ом сбое фазы, срабатывает третий триггер Т9 (г.2 и Зд), а при отставании - второй триггер 17. Возвращение триггеров в исходное состо ние осуществл етс  сигналом с выходов противоположных дешифраторов 4 и 10, таким образом, длительность импульса на выходе третьего и второго триггеров 19 и 17 соответствует величине сбо  фазы.

Временной интервал, формируемый третьим и вторым триггерами 19 и 17, эквивалентный разности циклов ДЭП 8 и ДЦП 3, стробируетс  тактовыми импульсами (ТИ) с помощью второго элемента И 21 (фиг.2 и Зе), а число импульсов подсчитываетс  счетчиком 22

Дл  того чтобы исключить ложное срабатывание третьего и второго триггеров 19 и 17 в момент окончани  измерени , предусмотрены элементы ЗАПРЕТ 16 и 18. .

В том случае, если имэло место

опережение испытательной последовательности , но произошло это вблизи конца рекурре нтной последовательности , когда ДЦП 3 (фиг.4а) уже не успеет выделить конец рекурренты или когда сбой произошел непосредственно ча дешифрируемых разр дах, в схеме предусмотрена защита, состо ща  в блокировке участка рекурренты в интервале 500-511 разр дов. Интервал блокировки формируетс  первым триггером 12 (фиг.4е) при отсутствии сбо  фазы, т.е. измерение сбо  фазы отрицательного знака не производитс  в текущем

5 цикле, если сбой произошел после 500-го разр да. Измерение производитс  в следующем цикле. Схемно это осуществл етс  следующим образом. На выходах первого дешифратора 4

0 ( фиг.4в) и второго дешифратора 10 (фиг.4г) формируютс  соответствующие импульсы. При наличии сбо  фазы в интервале 1-500 разр дов сигнал на 5 выходе первого элемента И 11 при по влении сигнала на выходе третьего дешифратора 9 (фиг.4д) не по вл етс , первый триггер 12 не срабатывает, триггеры 19 и 17 разблокированы, схем на 511 разр де ДЭП 8 (фиг.46)

0 производит измерение сбо  фазы.

В случае отсутстви  фиксации сбо  фазы до 500-го .разр да ДЭП 8 при по влении сигнала на выходе третьего дешифратора 9 срабатывает первый

5 элемент И 11 и первый триггер 12 блокирует третий (фиг.4ж) и второй триггеры 19 и 17. На выходе элемента И 21 (фиг.4и) поступают тактовые: импульсы, которые подсчитываютс 

0 счетчиком 22 фазового сдвига. Блокировка снимаетс  после 511-го разр да ДЭП 8, т.е. к началу следующего цикла. Начало блокировки - 500-й разр д - выбрано условно. При испыта5 ни х на реальном канале эту величину корректируют.

(Риг.1

511разрт

Ё

а 5

в г д е

-4 Выпадение оазр до8

i

Фut,t

Claims (1)

1. УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ ХАРАКТЕРИСТИК ДИСКРЕТНОГО КАНАЛА, содержащее последовательно соединенные датчик эталонной последовательности и первый сумматор, последовательно соединенные датчик дополнительной последовательности и второй сумматор, выход которого подключен к установочному входу счетчика несовпадений, первый дешифратор, входы которого соединены с другими выходами датчика дополнительной последовательности, последовательно соединенный первый элемент И и первый триггер, первый элемент ИЛИ, второй, третий, четвертый и пятый элементы И, отличающееся тем, что, с целью повышения достоверности измерения величины фазового рассогласования и определения его знака, в него введены последовательно соединенные второй дешифратор, первый элемент ЗАПРЕТ, второй триггер, второй элемент ЗАПРЕТ, третий триггер и второй элемент ИЛИ, выход которого подключен к первому входу второго элемента И, последователь- но соединенные счетчик фазового сдвига, вход которого соединен с выходом второго элемента И, и индикатор, четвертый триггер, включенный между выходом первого сумматора и первым входом третьего элемента И, выход которого подключен к сигнальному входу счетчика несовпадений, третий дешифратор, включенный между другими выходами датчика эталонной последовательности и первым входом первого элемента И, при этом выход четвертого элемента И через первый элемент ИЛИ подключен к входу датчика дополнительной последовательности, выход пятого элемента И - к другому входу первого элемента ИЛИ, первый вход четвертого элемента И соединен с вторыми входами первого сумматора и второго сумматора, первый вход которого соединен с первым входом пятого элемента И, второй вход которого соединен с вторым входом четвертого элемента И, с вторым входом первого элемента И, с выходом счетчика несовпадений и вторыми входами первого и второго элементов ЗАПРЕТ, выход второго сумматора подключен к другому входу четвертого триггера, входы третьего дешифратора соединены с входами второго дешифратора, выход которого подключен к другому входу первого триггера, выход первого дешифратора подключен к второму входу второго триггера и к третьему входу второго элемента ЗАПРЕТ, выход второго дешифратора подключен к второму входу третьего триггера, выход которого подключен к третьему входу первого элемента ЗАПРЕТ и к другому входу индикатора, выход второго триг, SU 1202061 >

   гера подключен к другому входу второ- гера - к установочным входам второго, го элемента ИЛИ, а выход первого триг- и третьего триггеров.