SU1201848A1

SU1201848A1 - Устройство для цифровой обработки сигналов

Info

Publication number: SU1201848A1
Application number: SU843760404A
Authority: SU
Inventors: Aleksandr V Brunchenko; Anatolij A Ignatev; Aleksandr E Sedov
Original assignee: Le Elektrotekh Inst
Priority date: 1984-06-12
Filing date: 1984-06-12
Publication date: 1985-12-30

Description

Изобретение относится к вычислительной технике и может быть использовано в системах обработки и передачи дискретной информации, радио и гидролокации, медицинской и другой аппаратуре, где используется цифровая фильтрация и спектральный анализ.

Цель изобретения - увеличение быстродействия за счет исключения операций перезаписи.

Операции перезаписи устраняются за счет того, что вместо сдвига содержимого ячеек памяти "сдвигается" только адрес ячейки, т.е. к адресу ячейки памяти добавляется смещение, изменяемое в каждом цикле обработки.

На фиг. 1 изображена структурная схема устройства для цифровой обработки сигналов; на фиг. 2 — изменение содержимого ячеек памяти.

Устройство содержит сумматор—вы читатель 1, регистр 2, блок 3 памяти, сдвиговый регистр 4, блок 5 постоянной памяти, счетчик б.генера— . тор 7 тактовых импульсов, группу элементов И 8, мультиплексор 9, информационные вход 10 и выход 11, вход 12 задания режима работы, сумматор 13, группу ключей 14, счетчик 15 циклов.

Устройство работает следующим образом.

В устройстве можно выделить две части, операционную и управляющую.

В состав операционной части входят сумматор-вычитатель 1, регистр 2, блок 3, сдвиговый регистр 4, группа элементов И 8, а в состав управляющей части — генератор 7 тактовых импульсов, счетчик 6, блок 5, мультиплексор 9, сумматор 13, группа ключей 14, счетчик 15 циклов. Операционная часть предназначена для многократной реализации выражения

ГУ·

(1)

где у - информационные цифровые сигналы, 6 £ 0, 1^ . С помощью этого выражения можно реализовать любой алгоритм цифровой обработки сигналов. Дополнительно введенная группа элементов И 8 выполняет операцию '> из выражения 0), где

х_п - информационный сигнал на выхо~» де блока 3, и тем самым позволяет

изменять отдельные разряды коэффициентов в процессе, работы устройства. Количество элементов И в группе равно разрядности информационного сиг—

5 нала . Мультиплексор 9 осуществляет управление группой элементов И в зависимости от сигнала на входе 12 устройства и с выхода блока 5. Генератор тактовых импульсов 7 и 10 счетчик 6 служат для организации считывания информации из блока 5. Программа, записанная в блоке 5, управляет работой устройства. Для отсчетов х_и выделяется N ячеек в 15 блоке 3 памяти с адресами от 0 до М-1, причем хранится в ячейке с адресом М-1, Х>

и т.д.; х_п '

Ν-1-η, где η 6 £θ, 1,2..,N -1^. При 20 ином распределении памяти схема, формирующая смещение адреса, усложняется. Так, если Х_п хранится в ячейке с адресом и, то вместо сумматора 13 необходим вычитатель. Так как 25 перезаписи не выполняются, то данное распределение памяти нарушается уже на следующем цикле. Отсчет Х_о будет теперь отсчетом X, (т.е. задержанным на один цикл); X, - отсчетом Х„

Ч - в ячейке N -2 в ячейке с адресом

Так как

₃₀ и т.д.; X - отсчетом

35

40

45

50

55

Χ_Ν не используется в вычислениях, то на его место можно записывать очередной входной отсчет х₀ . Из изменения содержимого ячеек памяти, для 6 циклов, при М = 4 (фиг. 2) видно, что распределение, памяти меняется периодически (с периодом в N циклов] , и, написав программу обработки для всех N циклов, можно реализовать цифровое устройство с!*-1 элементом задержки без операций перезаписи в программе. Но в этом случае объем постоянной памяти, в которой хранится программа, увеличивается в N раз (в известном устройстве программа пишется на один цикл и в последующем повторяется на каждом цикле обработки). В предлагаемом устройстве программа пишется также для одного цикла, но к адресу ячейки памяти, определяемому программой, добавляется смещение, изменяемое от цикла к циклу. Адрес А ячейки памяти формируется следующим образом

А=£а_о+гъ ·то¢3 N _? (2)

где А_о — адрес, поступающий из блока 5 постоянной памяти;

3

1201848

4

ηι — содержимое счетчика циклов, имеющего коэффициент пересчета N , гое {О, -1^

к — сигнал управления группой ключей, поступающий от блока 5, к 6 {0,1.

Операция сложения в формуле (2) выполняется по модулю N. В предлагаемом устройстве сложение выполняет блок 13 и, если N = 2 ^е, где б ~ натуральное число, то он может быть реализоване -разрядным двоичным сумматором, счетчик циклов может быть реализован е-разрядным двоичным счетчиком. Группа ключей 14 представляет собой 6 элементов И, первая группа

'входов которых используется как информационный вход блока 14, а вторые входы, соединенные вместе — как вход управления (сигнал к). Блок 14 позво5 ляет использовать прямую адресацию · для свободных от Χ_η ячеек памяти.

Если сигнал К = 0, то адрес ячейки блока памяти однозначно определяется информацией на выходе блока 5 посто10 янной памяти. Если N^2 , то можно либо выделить избыточное количество ячеек памяти М = 2 ; М под X _{п }}либо ввести дополнительные элементы в сумматор 13 и счетчик 15 цик—

15 лов, обеспечивающие сложение и счет по модулю N¥"2®.

Фиг. 1

1201848

'^<^Аорес яуооко пом. Цикл	00 .	01	02	03
1		л₂		*о
1+1	*0		х₂
1+2		*о	Ъ	^х2
Ί.+3	х₂	Л	*₀	*з
ί+ϊ		^Х2		^хо
ί+0	*о		*2	*1

Claims

УСТРОЙСТВО ДЛЯ ЦИФРОВОЙ ОБРАБОТКИ СИГНАЛОВ, содержащее генератор тактовых импульсов, выход которого подключен к счетному входу счетчика, информационный выход которого подключен к адресному входу блока постоянной памяти, выход которого подключен к управляющему входу сумма· тора-вычитателя, управляющему входу сдвигового регистра, управляющему входу мультиплексора и тактовому входу регистра, информационный выход . которого подключен к информационному входу блока памяти и информационному входу сдвигового регистра, информационный выход которого подключен к первому информационному входу сумма—

тора-вычитателя, выход которого подключен к информационному входу регистра, информационные вход и выход блока памяти являются соответственно информационными входом и выходом устройства, вход 1 —го (« = 1, ш ; т разрядность) разряда второго информационного входа сумматора-вычитате— ля подключен к выходу { -го элемента И группы, первый вход которого подключен к выходу мультиплексора, информационный вход которого является входом задания режима устройства,, а выход 1 —го разряда блока памяти подключен к второму входу ί—го эле— · мента И группы, отличающее· с я тем, что, с целью повышения быстродействия, в него введены сумматор, группа ключей и счетчик циклов, причем выход переноса счетчика . подключен к счетному входу счетчика циклов, выход )-го = 1,П ,и — разрядность счетчика циклов) разряда которого подключен к первому входу }-го ключа группы, выход которого подключен к входу ] -до разряда первого слагаемого сумматора, выход которого подключен к управляющему входу блока памяти, а выход блока постоянной памяти — к вторым входам ] -го ключа и сумматора.

5Ц 1201848

>

1

1201848
2