1 Изобретение относитс к импульс ной технике и может быть использовано ваппаратуре контрол устройств вычислительной техники. Цель изобретени - повьшение точности формировани временных интервалов. На фиг.1 представлена функциональна схема устройства дл формировани временных интервалов; на фиг.2 - временные диаграммы, по сн ющие его работу. Устройство дл формировани временных интервалов содержит гене ратор 1 тактовых импульсов, делитель 2 частоты, триггеры 3 и 4, . входные шины 5 и 6, элемент ИЛИ-НЕ 7, элемент И-НЕ 8, элементы 9 и 10 задержки, формирователь 11 импульсов , элементы ЗАПРЕТ 12 и 13 и выходную шину 14, причем перва и втора входные шины 5 и 6 подключены соответственно к первым входам первого и второго элементов ЗА ПРЕТ 12 и 13, вторые входы у которых соединены соответственно с выходом генератора 1 тактовых импуль сов и выходом второго элемента 10 задержки. Вьпсод элемента ИГМ-НЕ 7 подключен к S-входу первого тригге ра 3, у которого R-вход подключен к R-входу делител 2 частоты и. через последовательно соединенные фо мирователь 11 импульсов и первый элемент 9 задержки - к выходу втор го триггера 4И к выходной шине 14 Инверсный выход второго триггера 4 подключен к входу второго элемента 10 задержки, а R-вход - к выход делител 2 частоты, у которого счетный вход соединен с S-вхрдом второго триггера 4 и выходом элеме та И-НЕ 8, у которого входы подклю чены к вьрсоду генератора 1 тактовы импульсов и выходу первого триггер 3. Входы элемента ИЛИ-НЕ 7 подключены к выходам элементов ЗАПРЕТ 12 и 13. Устройство работает следующим образом. В исходном состо нии на первой и второй входных шинах 5 и 6,на вы ходах первого и второго элементов ЗАПРЕТ 12 и 13, на выходах первого и второго триггеров 3 и 4, на выходе первого элемента задержки 9 и выходной шине 14 -нулевые уровни. На выход 6 .2 генератора 1 тактовых импульсов присутствуют тактовые импульсы, например , типа меандр (фиг.2а), а на выходах остальных элементов единичные уровни. При поступлении сигнала на первую входную шину 5 (фиг.2) в момент отсутстви тактового импульса на выходе генератора 1 тактовых импульсов (фиг.2и) на выходе первого элемента ЗАПРЕТ 12 по вл етс единичный уровень (фиг.2 в), которьш проходит через элемент ИЛИ-НЕ 7 нулев.1м уровнем (фиг.2г) и поступает на S-вход первого триггера 3, устанавлива его в единичное состо ние (фиг.25). При. этом на выходе первого триггера 3 по вл етс единичный уровень, которьй поступает на вход элемента И-НЕ 8, разреша импульсам тактовой частоты проходить на выход элемента И-НЕ 8 (фиг.2е). С выхода элемента И-НЕ 8 инвертированные импульсы поступают на счетный вход делител 2 частоты и на S-вход второго триггера 4. При этом по первому перепаду, напр жени выхода элемента И-НЕ 8 второй триггер 4 по S-входу устанавливаетс в единичное состо ние (фиг.2 ж, j-), формиру передний фронт выходного импульса на выходной шине 14. По истечении заданного времени, определ емого коэффициентом делени делител 2 частоты и частоты генератора 1 тактовых импульсов, с выхода делител 2 частоты снимаетс сигнал нулевого уровн (фиг.2к), который воздействует на R-вход второго триггера 4 и устанавливает его в первоначальное состо ние (фиг.2, у). При этом на выходной щине 14 формируетс задний выходного импульса. Посто нна времени первого элемента задержки 9 менее интервала времени между двум соседними импульсами, снимаемыми с выхода генератора 1. Поэтому через врем , равное Т, на выходе первого элемента задержки 9 по вл етс задний фронт задержанного выходного импульса (фиг.2 к), . по которому формирователь 11 импульсов формирует короткий нулевой импульс (фиг.2л). По импульсу с выхода формировател 11 импульсов первый триггер 3 и делитель 2 частоты устанавливаютс в перво1 The invention relates to a pulse technique and can be used in the hardware control of computer devices. The purpose of the invention is to increase the accuracy of the formation of time intervals. Fig. 1 shows a functional diagram of a device for forming time intervals; 2 shows timing diagrams for his work. A device for forming time intervals contains a generator of 1 clock pulses, a divider 2 frequencies, triggers 3 and 4,. input buses 5 and 6, element OR-NOT 7, element AND-NOT 8, delay elements 9 and 10, driver 11 pulses, BAN elements 12 and 13 and output bus 14, with the first and second input buses 5 and 6 connected to the first inputs of the first and second PRET elements 12 and 13, the second inputs of which are connected respectively to the output of the generator 1 clock pulses and the output of the second delay element 10. The element of the IGM-HE 7 element is connected to the S-input of the first trigger 3, for which the R-input is connected to the R-input of the splitter 2 frequency and. through series connected pulse generator 11 pulses and the first delay element 9 to the output of the second trigger 4И to the output bus 14 The inverse output of the second trigger 4 is connected to the input of the second delay element 10, and the R input to the output of the splitter 2 frequency, which has a counting the input is connected to the S-vhrdom second trigger 4 and the output of the element AND IS NOT 8, in which the inputs are connected to the spring of the generator 1 clock pulses and the output of the first trigger 3. The inputs of the element OR NOT 7 are connected to the outputs of the elements BANNER 12 and 13. The device works as follows. In the initial state, the first and second input buses 5 and 6, the outputs of the first and second BANKS 12 and 13, the outputs of the first and second triggers 3 and 4, the output of the first delay element 9 and the output bus 14 are zero levels. At the output of 6 .2 generator 1 clock pulses there are clock pulses, for example, of the type square wave (Fig.2A), and the outputs of the remaining elements are unit levels. When a signal arrives at the first input bus 5 (FIG. 2), when there is no clock pulse at the output of the clock generator 1 (FIG. 2i), a single level appears at the output of the first element BAN 12, which passes through the element OR-NOT 7 is null.1m level (Fig. 2d) and is fed to the S input of the first trigger 3, setting it to one state (Fig. 25). At. this, at the output of the first trigger 3, a single level appears, which enters the input of the AND-HE element 8, allowing the clock pulses to pass to the output of the AND-HE element 8 (Fig. 2e). The inverted pulses are output from the NAND 8 element to the counting input of divider 2 frequencies and to the S input of the second flip-flop 4. At the same time, the first flip-flop voltage of the IS-HI element 8 sets the second flip-flop 4 to the S-input 2 (j, j-), forming the leading edge of the output pulse on the output bus 14. After a predetermined time, determined by the division factor of frequency divider 2 and clock frequency generator 1, the zero level signal is output from frequency divider 2 ( fig.2k), which At the R input of the second trigger 4, it sets it to the initial state (Fig. 2, y). In this case, a rear output pulse is formed on the output splint 14. The time constant of the first delay element 9 is less than the time interval between two adjacent pulses taken from the output of generator 1. Therefore, after a time equal to T, the rear edge of the delayed output pulse appears in Fig. 2k at the output of the first delay element 9. according to which the pulse shaper 11 forms a short zero pulse (FIG. 2L). By the pulse from the output of the pulse former 11 pulses, the first trigger 3 and the divider 2 frequencies are set to first