SU924839A1 - Delayed pulse shaper - Google Patents

Delayed pulse shaper Download PDF

Info

Publication number
SU924839A1
SU924839A1 SU802999070A SU2999070A SU924839A1 SU 924839 A1 SU924839 A1 SU 924839A1 SU 802999070 A SU802999070 A SU 802999070A SU 2999070 A SU2999070 A SU 2999070A SU 924839 A1 SU924839 A1 SU 924839A1
Authority
SU
USSR - Soviet Union
Prior art keywords
output
input
trigger
decoder
outputs
Prior art date
Application number
SU802999070A
Other languages
Russian (ru)
Inventor
Виктор Иванович Левинский
Виталий Алексеевич Чистяков
Original Assignee
Предприятие П/Я А-7182
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-7182 filed Critical Предприятие П/Я А-7182
Priority to SU802999070A priority Critical patent/SU924839A1/en
Application granted granted Critical
Publication of SU924839A1 publication Critical patent/SU924839A1/en

Links

Description

(54) ФОРМИРОВАТЕЛЬ ЗАДЕРЖАННЫХ ИМПУЛЬСОВ(54) FORMER OF DETAINED PULSES

Изобретение относитс  к импульсной технике и может быть использовано в различных устройствах цифровой вычислительной техники в качестве устройства задержки импульсов. Известно устройство дл  задержки импульсов , содержащее тактовый генератор с подключенными к нему своими первыми входами вентилшхли, инвертор и счетный триггер, реверсивный счетчик, многонходовый вентиль, выходы которого соединены С суммирующим и вычитающим входами реверсивного счетчика, выходы пос ег него подключены ко входам многонходово го вентил , выход которого соединен с установочным входом счетного трип-ера, другой вход первого вентил  параллельно подключен к входной клемме и через инвертор к управл5пощим входам счетного триггера, неинвертирующий выход которого соединен с вторым входом другого вентил  1 . Однако данное устройство имеет н&йостаточную надежность при работе с входными сигналами, имеющими различ ную длительность, и это ограничивает ето применение. Наиболее близким к предлагаемому 5тл етс  делитёль частоты с любым целочисленным коэффициентом делени , содержащзий два вентил  и инвертор ЕКОДЫ которых подключены к входной шине, выход первого вентил  соединен со счетным входом двоичного счетчика, выход второго вентил  - с его шиной сброса, выходы триггеров которого, соответствующие заданному коэффициенту делени , подключены ко входам дешифратора, и триггер управлени , выходы последнего соединены с управл кмцими входами вентилей, дополнительный , входы которого соединены с нулевыми выходами триггеров двоичного счетчика, выход инвертора подключен к входам дешифраторов, выходы этих деигафраторов соединены с входами триггера управлени  2 . Однако известный делитель частоты не может работать как устройство задержки. Цель изобретени  - расширение функциональных возможностей устройства. Дл  достижени  указанной цепи Е уст ройство, содержащее двоичный счетчик, соединенный выходами со входами дешиф ратора, два выхода которого подключены к входам выходного триггера, инверсный выход которого, через элемент совпадени соединен с установочным входом двоичного счетчика, введен нходной RS -тригг у которого S -вход объединен с инверсны выходом и с вторым входом элемента со падени , R -вход подключен к инверсном выходу выходного триггера, а счетный вход соединен с входной шиной. На фиг. 1 представлена функциональна  схема устройства; на фиг. 2 и 3 временные диаграммы работы устройства . Формирователь задержанных импульсов содержит входной R5-триггер 1, элемент 2 совпадени , двоичный счетчик 3, дешифратор 4, выходной триггер 5, входные 6 и Т и выходные шины 8 и 9. . Устройство работает следующим образом . В исходном состо нии на входных шинах 6 и 7, на выходах элемента 2 совпадени , двоичного счетчика 3 и пр мом выходе выходного триггера 5 (выходна  шина 8) низкие уровни, а высокие уровни на инверсном выходе входного RS триггера 1, выходах дешифратора 4 и инверсном выходе выходного триггера 5 (выходна  шина 9), С приходом входного асинхронного сигнала по шине 7 (фиг. 26) срабатывает входной триггер 1 (фиг. 2 g), в результате чего на выходе элемента 2 совпадени  (фиг. 2t) по вл етс  высок уровень, который разрешает двоичному счетчику 3 производить пересчет импуль сов тактовой частоты, поступающ 1х по шине 6 (фиг. 2 с(). Двоичный счетчик 3 просчитывает импульсы (фиг. 2S), каждое состо5шие которого дешифрируетс  дешифратором 4 (фиг. 2 е). Пусть, например , второй выход дешифратора 4 подключен к $ -входу выходного триггера , а седьмой - к 9 -входу. Следовательно , на выходных шинах 8 и 9 (фиг. 2 ж I i ) по вл етс  передний фронт выходного импульса только после по влени  низкого уровн  на втором вы ходе дешифратора 4 (фиг. 26), по которому выходной триггер 5 измен ет свое состо ние. Низкий уровень инверсного ныхода триггера 5 (фиг. 2 3 ) всхзвращает входной R5-триггер 1 в исходное состо5шие (фиг. 2 6), При этом состо ние выхода элемента 2 совпадени  не измен етс  (фиг. 2 г). Входной сигнал (фиг. 2 5) заканчиваетс , а в это врем  в двоичном счетчике 3 фиксируетс  п тое состо ние. Окончание входного сигнала не оказывает действие на состо ние элементов устройства. Двоичный счетчик 3 продолжает дальнейший пересчет Импульсов до седьмого состо ни , по которому на седьмом выходе деши(|)- ратора 4 (фиг. 26) формируетс  низхшй уровень, который по В -входу устанавливает выходной триггер 5 в исходное состо ние, формиру  тем самым на выходных шинах 8 и 9 (фиг. 23) задний фронт выходных импульсов. Высокие уровни инверсных выходного и входного триггеров 5 и 1 проход т через элемент 2 совпадени , низким уровнем (фиг. 2 г) возвращают двоичный счетчик 3 в исходное состо ние (фиг. 28), по которому седьмой выход дешифратора возвращаетс  в исходное состо ние. На этом процесс заканчиваетс , дальнейший приход входного очередного сигнала повтор ет процесс работы. I Устройство может работать как и делитель частоты следовани  импульсов. Работа происходит следующим образом. В исходном положении состо ние на шинах и выходах элементов устройства аналогичное исходному, описанному ранее . Импульсы тактовой частоты начинают поступать на шины 6 и 7 (фиг. За). По переднему фронту первого тактового импульса входной R5 -триггер 1 устанавливает на инверсном выходе низкий уровень (фиг. 35), который перекрывает элемент 2 совпадени  (фиг. 3 и ) и разрешает пересчитывать двоичному счетчику 3 Импульсы тактовой частоты (фиг. 2 Я-). Низкий уровень инверсного выхода входного RS -триггера 1 удерживает трипер по 5 -входу в этом установившемс  состо нии и поступающие последующие импульсы тактовой частоты по шине 7 не оказывают воздействи  на входной триггер 1. Дешифратор 4 начинает дешифрировать состо ние двои шого счетчика 3 (фиг. 35) и по низкому уровню соответствующего, например, второго выхода дешифратора 4 выходной триггер 5 формирует на выходных шинах 8 и S передний фронт выходных импульсов (фиг. 3 е , ). Низкий уровень miверсного выхода выходного триггера 5 |возвращает входной R 5-трип-ер 1 в исходное состо ние (фиг. 35) и будет удерживать его по R -входу в этом состо нии до конца действи  выходного импульса (фиг. 3 е ). Дальнейша  работа устройства по отработке длительности и заднего фронта выходного импульса аналогична вышеописанной.The invention relates to a pulse technique and can be used in various digital computing devices as a pulse delay device. A device for delaying pulses is known, which contains a clock generator with its first valve inputs connected to it, an inverter and a counting trigger, a reversible counter, a multi-input valve whose outputs are connected to the summing and subtracting inputs of a reversible counter, and the outputs of it are connected to the inputs of a multi-input valve , the output of which is connected to the installation input of the counting trip- er, another input of the first valve is connected in parallel to the input terminal and through the inverter to the control inputs of the counting tr ggera whose noninverting output is connected to the second input gate of another one. However, this device has n & robust reliability when working with input signals that have different durations, and this limits this application. The closest to the proposed 5th frequency divider with any integer division ratio, containing two valves and an inverter whose EKODY are connected to the input bus, the output of the first valve is connected to the counting input of the binary counter, the output of the second valve is with its reset bus, the outputs of the trigger which correspond the specified division factor is connected to the inputs of the decoder, and the control trigger, the outputs of the latter are connected to control inputs of the valves, an additional one whose inputs are connected to zero The outputs of the triggers of the binary counter, the output of the inverter are connected to the inputs of the decoders, the outputs of these de-virators are connected to the inputs of the control trigger 2. However, the known frequency divider cannot function as a delay device. The purpose of the invention is to expand the functionality of the device. To achieve the specified circuit E, the device contains a binary counter connected by outputs to the inputs of the decoder, two outputs of which are connected to the inputs of the output trigger, the inverse output of which, through the coincidence element, is connected to the installation input of the binary counter, which has a RS-trig which has S the input is combined with the inverse output and with the second input of the element from the fall, the R input is connected to the inverse output of the output trigger, and the counting input is connected to the input bus. FIG. 1 shows a functional diagram of the device; in fig. 2 and 3 timing diagram of the device. The delayed pulse shaper contains an input R5 trigger 1, a match element 2, a binary counter 3, a decoder 4, an output trigger 5, input 6 and T, and output buses 8 and 9.. The device works as follows. In the initial state, the input buses 6 and 7, the outputs of the element 2 coincident, the binary counter 3 and the direct output of the output trigger 5 (output bus 8) are low, and the high levels at the inverse output of the RS trigger 1, the outputs of the decoder 4 and the inverse output of the output trigger 5 (output bus 9); With the arrival of the input asynchronous signal via bus 7 (Fig. 26), the trigger trigger 1 (Fig. 2 g) is triggered, resulting in a coincidence at the output of element 2 (Fig. 2t) There is a high level that permits binary counter 3 to recalculate and The clock frequency is received 1x via bus 6 (Fig. 2c (). Binary counter 3 calculates pulses (Fig. 2S), each consisting of which is decoded by decoder 4 (Fig. 2e). Let, for example, the second output of decoder 4 connected to the $ input of the output trigger, and the seventh to the 9 input. Consequently, on the output buses 8 and 9 (Fig. 2 and I i), the front edge of the output pulse appears only after the appearance of a low level on the second output of the decoder 4 (FIG. 26), in which the output trigger 5 changes its state. A low level of the inverse trigger trigger 5 (Fig. 2 3) activates the input R5 trigger 1 to the initial state (Fig. 2 6). The output state of the element 2 does not match (Fig. 2 g). The input signal (Fig. 2-5) is terminated, and at this time the fifth state is recorded in binary counter 3. The end of the input signal does not affect the state of the device elements. Binary counter 3 continues the further recalculation of the Pulses to the seventh state, according to which at the seventh output of deshi (|) - rator 4 (Fig. 26) a lower level is formed, which on the B input sets the output trigger 5 to the initial state, thereby forming on the output tires 8 and 9 (Fig. 23) the rear edge of the output pulses. High levels of inverse output and input triggers 5 and 1 pass through coincidence element 2, a low level (Fig. 2 g) returns binary counter 3 to its original state (Fig. 28), in which the seventh decoder output returns to its original state. This process ends, the further arrival of the input next signal repeats the work process. I The device can work as a pulse frequency divider. The work is as follows. In the initial position, the state on the tires and outputs of the device elements is similar to the initial one described earlier. The clock pulses begin to flow on the bus 6 and 7 (Fig. For). On the leading edge of the first clock pulse, the input R5 trigger 1 sets a low level on the inverse output (Fig. 35), which overlaps coincidence element 2 (Fig. 3 and) and allows the binary counter 3 to recalculate the clock frequency pulses (Fig. 2). . The low level of the inverse output of the input RS-trigger 1 keeps the tripper on the 5-input in this steady state and the incoming subsequent clock pulses on the bus 7 do not affect the input trigger 1. The decoder 4 starts deciphering the state of the double counter 3 (Fig. 35) and on a low level of the corresponding, for example, second output of the decoder 4, the output trigger 5 forms on the output tires 8 and S the leading edge of the output pulses (FIG. 3 e). The low level of the universal output of the output trigger 5 | returns the input R 5-trip-er 1 to the initial state (Fig. 35) and will keep it on the R-input in this state until the end of the output pulse (Fig. 3e). Further operation of the device for testing the duration and the trailing edge of the output pulse is similar to that described above.

Следовательно, врем  по влени  выходного импульса определ етс  подсоединением S -входа триггера 5 к соответствующему выходу дешифратора 4, а длительность выходного импульса - рассто нием подключени  S и R -входов триггера 5 к выходам дешифратора 4. Поэтому, переключа  S и R -входы триггера 5, можно регулировать как задержку выходных импульсов, так и длительность в пределах выходов дешифратора.Consequently, the time of appearance of the output pulse is determined by connecting the S-input of the trigger 5 to the corresponding output of the decoder 4, and the duration of the output pulse — the distance connecting the S and R-inputs of the trigger 5 to the outputs of the decoder 4. Therefore, switching the S and R-inputs of the trigger 5, it is possible to adjust both the delay of the output pulses and the duration within the outputs of the decoder.

Таким образом, в предлагаемом устройстве по сравнению с прототипом обеспечена работа устройства как в качестве устройства задержки, так и в качестве делител  частоты, за счет введеки  в него входного триггера, что расширило функциональные возможности устройства .Thus, in the proposed device, compared with the prototype, the device is operated both as a delay device and as a frequency divider, by introducing an input trigger into it, which expanded the functionality of the device.

RR

Claims (2)

1.Авторское свидетельство СССР № 687596, кл. Н 03 К 5/13,1. USSR Author's Certificate No. 687596, cl. H 03 K 5/13, Н 03 К 17/28, 25.04.78.H 03 K 17/28, 25.04.78. 2.Авторское свидетельство СССР № 624371, кл. Н 03 К 23/00, 06.12.76 (прототип).2. USSR author's certificate number 624371, cl. H 03 K 23/00, 12/06/76 (prototype). fc-ffc-f 8eight Фиг.11 а 6a 6 д Jd j ж 3 5,9W 3 5.9 fuz. 2 Я 5 г fuz. 2 I 5 g Фиг.З 6,7 л 3 Fig.Z 6.7 l 3
SU802999070A 1980-10-31 1980-10-31 Delayed pulse shaper SU924839A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU802999070A SU924839A1 (en) 1980-10-31 1980-10-31 Delayed pulse shaper

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU802999070A SU924839A1 (en) 1980-10-31 1980-10-31 Delayed pulse shaper

Publications (1)

Publication Number Publication Date
SU924839A1 true SU924839A1 (en) 1982-04-30

Family

ID=20924134

Family Applications (1)

Application Number Title Priority Date Filing Date
SU802999070A SU924839A1 (en) 1980-10-31 1980-10-31 Delayed pulse shaper

Country Status (1)

Country Link
SU (1) SU924839A1 (en)

Similar Documents

Publication Publication Date Title
SU924839A1 (en) Delayed pulse shaper
SU1385283A1 (en) Pulse sequence selector
SU1524008A1 (en) Device for determining extremum moments
SU1166294A1 (en) Distributor
RU2013858C1 (en) Pulse regenerating unit
SU951679A1 (en) Duration-based pulse selector
US3398374A (en) Time gated filter
SU799120A1 (en) Pulse shaping and delaying device
SU439909A1 (en) Device for generating pulse sequences
SU1277385A1 (en) Toggle flip-flop
SU1150745A1 (en) Device for detection of pulse loss
SU504298A1 (en) Pulse shaper
SU1598165A1 (en) Pulse recurrence rate divider
SU607351A1 (en) Frequency-manipulated signal demodulator
SU509993A1 (en) Automatic switch
SU1721808A1 (en) Pulse duration driver
SU1443154A1 (en) Pulse monitoring device
SU489227A1 (en) Variable division counting device
SU1547057A2 (en) Frequency divider with variable division ratio
SU568151A1 (en) Digital filter
SU417896A1 (en)
SU442571A1 (en) Time delay device
RU1803969C (en) Device for selecting pulses from pulse train
SU364095A1 (en) DIFFERENTIAL CONVERTER OF TWO SIGNALS
SU1019642A1 (en) Modulo 1,5 scaling device