о about
со Изобретение относитс к приборостроению и предназначено дл использовани в электронных часах, работающих от внешнего эталонного сигнала, а также может быть использовано дл синхронизации шкал времени различных электронных приборов времени с эталонной шкалой времени. Целью изобретени вл етс повышение точности синхронизации часов. На чертеже представлена структурна схема устройства дл синхронизации часов. Устройство содержит кварцевый генератор 1, делитель 2 частоты, дешифратор 3, триггер 4, элементы И 5 и 6, элементы ИЛИ 7 и 8, элемент 9 задержки, вход внешней синхронизации 10, узел синхронизации И, выход устройства 12. Устройство работает следующим образом. В исходном состо нии делитель 2 частоты , выполненный, например, в виде многоразр дного двоичного счетчика, и триггер 4 обнулены. После пуска устройства делитель 2 частоты, работа которого осуществл етс по заднему фронту импульсов кварцевого генератора 1, получает разрешение на счет (цепи начальной установки и пуска не показаны ) . При этом на выходах дешифратора 3 формируютс сигналы в соответствии с дешифрациоиными числами, выбираемыми исход из следующих соотношений i N2 -|--l; где f - частота кварцевого генератора 1; F - частота импульсов внешней синхронизации . В отсутствии импульсов внешней синхронизации после отсчета делителем 2 частоты NI импульсов на первом выходе дешифратора 3 возникает импульс, который устанавливает триггер 4 в состо ние единицы, вследствие чего открываетс элемент И б и разрешаетс прохождение на его выход сигнала с выхода узла синхронизации 11, формируемого при поступлении импульса внешней синхронизации на вход 10 устройства . После отсчета делителем 2 частоты Nj импульсов на втором выходе дешифратора 3 возникает импульс, который открывает элемент И 5 и разрешает прохождение импульса кварцевого генератора 1 через элементы ИЛИ 7 и 8 на выход 12 устройства и вход элемента 9 задержки, выходным сигналом которого осуществл етс сброс делител 2 частоты. Одновременно по заднему фронту импульса со второго выхода дешифратора 3, поступающего на вход С триггера 4, последний устанавливаетс в нулевое состо ние и закрывает элемент И 6. Далее работа устройства циклически повтор етс . При наличии импульса внешней синхронизации на входе 10 устройства по переднему его фронту узел синхронизации 11 формирует на выходе ближайший неискаженный импульс из последовательности импульсов кварцевого генератора 1, поступающей на его второй вход. Этот импульс через элемент И 6 и элемент ИЛИ 7, если в этот момент времени триггер 4 находитс в состо нии «1, проходит на выход 12 устройства и одновременно через элемент ИЛИ 8 - на вход элемента 9 задержки, выходным сигналом которого осуществл етс сброс делител 2 частоты. Дл того, чтобы делитель 2 частоты не обнулилс раньше полного прохождени импульса с выхода кварцевого генератора 1 через элемент И б на выход 12 устройства. врем задержки элемента 9 задержки должно удовлетвор ть следующему условию где Тц - длительность импульсов кварцевого генератора 1; Тц - период следовани импульсов кварцевого генератора 1; тз - врем задержки элемента 9 задержки . Если же импульс внешней синхронизации поступит в тот момент, когда триггер 4 вернулс в нулевое состо ние, то импульс с выхода узла синхронизации 11 не поступит на выход устройства 12, так как элемент И 6 будет закрыт, а лишь произойдет обнуление делител 2 частоты. После этого расхождение во времени между сигналами внешней и внутренней синхронизации не будет превышать периода колебаний кварцевого генератора 1. Переход устройства из режима внешней синхронизации в режим внутренней синхронизации и обратно осуществл етс автоматически.The invention relates to instrumentation engineering and is intended for use in electronic clocks operating from an external reference signal, and can also be used to synchronize the time scales of various electronic time instruments with the reference time scale. The aim of the invention is to improve the accuracy of clock synchronization. The drawing shows a block diagram of a device for synchronizing clocks. The device contains a crystal oscillator 1, a divider 2 frequencies, a decoder 3, trigger 4, elements AND 5 and 6, elements OR 7 and 8, delay element 9, external synchronization input 10, synchronization node AND, device output 12. The device operates as follows. In the initial state, the divider is 2 frequencies, performed, for example, in the form of a multi-bit binary counter, and trigger 4 is reset. After the device is started up, the frequency divider 2, whose operation is performed on the falling edge of the quartz oscillator 1 pulses, is allowed to count (the initial setup and start-up circuits are not shown). At the same time, at the outputs of the decoder 3, signals are formed in accordance with the decryption numbers selected on the basis of the following ratios i N2 - | - l; where f is the frequency of the quartz oscillator 1; F is the frequency of external synchronization pulses. In the absence of external synchronization pulses, after counting by the divider 2 of the NI pulse frequency, a pulse is generated at the first output of the decoder 3, which sets the trigger 4 to the unit state, as a result of which element bb is opened and the output from the synchronization node 11 generated when the arrival of the external synchronization pulse to the input 10 of the device. After the divider 2 counts down the frequency Nj of the pulses, a pulse emerges at the second output of the decoder 3, which opens element 5 and allows the pulse of the quartz oscillator 1 to pass through the elements OR 7 and 8 to the output 12 of the device and the input of delay element 9, the output signal of which resets the divider 2 frequencies. At the same time, at the falling edge of the pulse from the second output of the decoder 3, which is fed to the input C of the trigger 4, the latter is set to the zero state and closes the element 6. Next, the operation of the device repeats cyclically. In the presence of a pulse of external synchronization at the input 10 of the device on the front of its front, the synchronization node 11 generates at the output the nearest undistorted pulse from the pulse sequence of the quartz oscillator 1, arriving at its second input. This pulse through the element AND 6 and the element OR 7, if at this time the trigger 4 is in the state "1, passes to the output 12 of the device and simultaneously through the element OR 8 to the input of the delay element 9, the output signal of which resets the divider 2 frequencies. In order that the frequency divider 2 does not zero before complete passage of the pulse from the output of the quartz oscillator 1 through the And b element to the output 12 of the device. the delay time of the delay element 9 must satisfy the following condition: where Tc is the pulse duration of the quartz oscillator 1; TC is the period of the following pulses of the crystal oscillator 1; TZ - the delay time of the element 9 delay. If the external synchronization pulse arrives at the moment when the trigger 4 returns to the zero state, then the pulse from the output of the synchronization node 11 will not arrive at the output of the device 12, since element 6 will be closed, and only the splitter 2 will be reset. After that, the time difference between the external and internal synchronization signals will not exceed the oscillation period of the quartz oscillator 1. The device transitions from external synchronization mode to internal synchronization mode and is reversely performed.