Изобретение относитс к технике передачи дискретных сообщений, а именно к системам синхронизации, и можег быть использовано преимущественно в каналах передачи дискретной информации с переменньми параметрами , а также в системах передачи где св зь осуществл етс короткими сеан - сами. Цель изобретени - сокращение по терь информации. На фиг. 1 изображена структурна электрическа схема предлагаемого устройства-, на фиг. 2 - вариант выполнени блока управлени . Устройство приема сигналов фазов го пуска содержит (фиг. 1) п канало обработки сигналов, каждый из которых состоит из формировател .1 импульсов фронтов, селектора 2, клю-ча 3, блока 4 буферной пам ти и дополнительного ключа 5, блок 6 управ лени , первый элемент ИЛИ 7, бистабильный элемент 8, блок 9 совпадени , задающий генератор 10, (п+1) ключ 11, делитель 12 частоты, датчик 13 кодовой комбинации, блок 14 сравнени , интегратор 15, второй элемент ИЛИ 16, формирователь .17 сигнала Сброс, анализатор 18 конц принимаемого сообщени . Блок управлени (фиг. 2) выполне в виде п бистабильных элементов 19 19f,, п ключей 20, - .20п,. первого элемента ШШ 21, вторых элементов ИЛИ 22„, регистра 23 сдви га. Устройство работает следующим образом. С вькодов анализируемых каналов сигналы в виде имнульсной последова тельности, состо щей из синхронизирующих импульсов дл установлени синхронизма по посыпкам, импульсов .специальной пусковой комбинации (адрес) и информационных импульсов одновременно поступают на входы п каналов обработкисигналов, каЗДьй из которых состоит из последователь но соединенных формиров.ател 1 импульсов фронтов и селектора 2, ключа 3, а также дополнительного ключа 5 и блока 4 буферной пам ти, при . чем сигнальные входы дополнительных ключей 5 соответствующих каналов объединены с входами формирова. 1 импульсов фронтов. В том случае, когда фронты синхроимпульсов следуют друг за другом через интервал времени , равный длительности элементарной посьшки с погрешностью . ± cf , формирователь 1 импульсов фронтов вырабатывает импульс . Если погрешность превышает ± d , то импульс на его выходе не по вл етс . Выработанньй импульс поступает на вход селектора 2, который осуществл ет счет числа поступающих на его вход синхроимпульсов, на заданном временном интервале. Величина интервала счета и количество импульсов в пачке выбираетс исход из продолжительности синхроинтервала принимаемого сигнала и количест ,ва синхроимпульсов. На выходе селектора 2 импульс по вл етс в момент поступлени на его вход последнего импульса пачки. Если количество импульсов на интервале счета оказываетс меньше зачетного, то селектор 2 осуществл ет сброс набранного количества импульсов. Очередной счет импульсов начинаетс с момента поступлени первого импульса после сброса. При наличии сигнала в одном из каналов на выходе селектора 2 этого канала вырабатываетс импульс, который поступает на управл ющий вход дополнительного ключа 5 нормально закрытого, открывает его и разрешает тем самым прохождение информации дл записи.в блок 4 буферной пам ти. Одновременно импульс с выхода селектора 2 поступает на соответствующий в,ход блока 6 управлени . Блок 6 управлени вырабатьшает сигнал, которьй подаетс на управл ющий вход ключа 3 и на управл ющий вход блока 4 буферной пам ти этого же канала .. , Ключ 3 открываетс и разрешает считывание информации, записанной в блок 4 буферной пам ти, на вход первого элемента ИЛИ 7. При этом блок 6 управлени блокирует ключи 3 в других каналах, предотвраща тем самым одновременное считывание информации , записанной с блоков 4 буферной пам ти других каналов. Кроме того, с отдельного выхода блока 6 управлени на управл ющий вход (п+1) ключа 11 поступает сигнал j разрешающий прохождение импуль3 сов от задающего генератора 10 на вход делител 12 частоты, на выходе которого по вл етс периодическа последовательность импульсов, фронт которых совпадают с фронтами посылок принимаемого сигнала с точностью i сЛ. С выхода делител 12 частоты импульсна последовательность (напр жение тактовой синхронизации) посту пает на вход датчика 13 кодовой ком бинации . Сигнал с отдельного выхода блока управлени поступает также на вход бистабйльного элемента 8, под дейст вием которого последний переводитс в одно (из ДВ5 устойчивых)состо ни характеризуемое выдачей разрешающег сигнала на второй вход блока 9 совп дени , при этом последний открывает и принимаемьй сигнал поступает на вход блока 14 сравнени , Одновремен но напр жение с выхода бистабйльног элемента 8 запускает датчик 13 кодо вой комбинации, с выхода которого на второй вход блока 14 сравнени под действием тактовой частоты начи нает поступать кодова комбинаци устройства. Блок 14 сравнени осуществл ет поимпульсное сравнение пусковой комбинации сигнала, (адреса) с, кодовой комбинацией устройства. Совпадение каждой пары импульсов фиксируетс в интеграторе 15-, посто нна времени которого выбираетс равной длительности пусковой комбинации. Если результат сравнени пары импульсов отрицательный (т,е, пускова комбинаци не совпадает с кодо вой комбинацией устройства), то со второго интегратора 15 черезвторой элемент ИЛИ 16 на бистабильный элет мент 8 подаетс импульсный сигнал, под действием которого последний переходит в другое устойчивое состо ние , которое характеризуетс подачей сигнала запрета на блок 9 совпадени и датчика 13 кодовой комбинации , С второго выхода интегратора 15 импульсный сигнал поступает также на формирователь 17 сигнала Сброс, который формирует сбросовый импульс, обеспечивающий перевод (п+1) ключа 11, блока 6 управлени и интегратора 15 в исходное положение . Анализ данного канала прекраща04 етс и устройство переходит в исходное состо ние, Если результаты предварительного сравнени положительны, т.е, пускова комбинаци сигнала совпадает с кодовой комбинацией устройства, то со второго выхода интегратора 15 через второй элемент ИЛИ 16 на бистабильньй элемент 8 импульсный сигнал не подаетс и он остаетс в том устойчивом состо нии, которое характеризуетс подачей разрешающего сигнала на блок 9 совпадени и датчик 13 кодовой комбинации. АнаЛИЗ данного канала продолжаетс . По истечении времени, необходимого дл полного интегрировани пусковой комбинации, на первом выходе интегратора 15 по вл етс импульс, соответствующий началу приема информационной части сообщени , который поступает далее во внешнее устт ройство (не показано), осуществл ющее регистрацию принимаемых сообщений . Одновременно этот же сигнал через второй элемент ИЛИ 16 поступает на бистабильный элемент 8 и переводит его в состо ние, характеризуемое вьодачей запрещающего сигнала на блок 9 совпадени и датчик 13 кодовой комбинации. Сравнение прекращаетс , но продолжаетс выработка напр жени тактовой синхронизации , которое используетс дл рабо- , ты внешнего устройства, осуществл ющего прием сообщений. С выхода первого элемента ИЛИ 7 сигнал поступает также на внешнее устройство и анализатор 18 конца принимаемого сообщени , который после окончани сеанса св зи вырабатьшает сигнал, поступающий на вход формировател 17 сигнала Сброс. Анализ данного канала прекращаетс и устройство переходит в исходное состо ние. Если в момент анализа пусковой комбинации и регистрации сообщени , принимаемого по одному из каналов, например i-му (ключи 3 остальных каналов заблокированы), за счет совпадени метеоров по вл етс сигг нал в другом канале обработки, например j , то сигналом с выхода селектора 2 этого канала открываетс дополнительный ключ 5 и следующа за синхроимпульсами импульсна последовательность , состо ща из импульсов пусковой комбинации и инфо мационных импульсов, поступает в соответствующий блок 4 буферной па м ти. Считывание, информации с блоков 4 буферной пам ти и ее дальне ша обработка осуществл етс по сигналам блока 6 управлени последовательно по мере обработки сигна . лов фазового пуска и информации в . соответствующих блоках. При приеме сигналов по i-му каналу на выходе селектора 2 этого канала вьфабатываетс импульс, который поступает на i-и вход блока управлени . Непосредственно в блоке 6 управлени этот импульс посту-пает йа i-й ключ 2.0 i (фиг. 2), который переводит t-й, бистабильньй элемент 19- в положение, при котором на его выходе по вл етс импульс , открывающий соответствующий ключ 3 и,разрешающий считывание информации с 1-го блока 4 буферной пам ти (фиг. 1). Одновременно импул с выхода 1-го бистабильного элемента 19. поступает на (п-1) вто-рых элементов ИЛИ 22 - 22 ,,., , на выходе которых по вл ютс импульсы блокирующие соответствующие ключи 20 - 20f| в других (кроме i-ro) (п-1) каналах приема. Тем самым предотвращаетс поступление сигнало от (п-1) селекторов 2 на входы других (п-1) бистабильньк элементов 19 - 19. Кроме того, импульс вьфаботанный -ым ключем 20 поступает через первый элемент ИЛИ 21 на бистабильный элемент 8 и (п-1) ключ 11 (фиг. 1) дл управлени работой соответствующих блоков по определенному алгоритму. Таким образом, соответствующий ключ 3 открываетс и разрешает считывание информации, записанной в блок 4 буферной пам ти i-ro канала , на вход первого элемента ИЖ 7. При этом блок 6 управлени блокирует другие ключи 3 в других (h-1) . каналах приема, предотвраща тем самым одновременное считывание информации , записанной в блоках 4 буферной пам ти других (п-1) каналов. После окончани приема информации в i-oM, канале формирователь 17 сигнала Сброс обеспечивает перевод блока 6 управлени в исходное состо ние. При этом п бистабильных элементов 19 - 19 , п ключей 20 20 блока 6 управлени и п ключей 3 устройства перевод тс этим сигналом в исходное положение. Одновременно сигнал Сброс, поступающий с формировател 17, подаетс на регистр 23 сдвига, в котором сигнал в виде 1 с тактовой частотой продвигаетс по п чейкам (с первой по п-ую). Выходы п чеек регистра 2 сдвига соединены с входами п ключей 20 - 20р. При наличии информации в одном из п блоков 4 буферной пам ти, например J-OM, сигнал с j-ro выхода регистра 23 сдвига открывает j-й ключ 20.-, которьй переключает j-и бистабильный элемент 19,. По сигналу с j-ro бистабильного элемента 19; j-й ключ 3 открываетс и начинаетс считьшание информации с j-го блока 4 буферной пам ти. Далее .работа блока 6 управлени происходит по алгоритму , аналогичному приему по -му каналу и т.д. Таким образом, блок 6 управлени обеспечивает управление последовательной во времени обработкой информации , записанной в блоки 4 буферной пам ти.The invention relates to the technology of discrete messages, namely to synchronization systems, and can be used mainly in the transmission channels of discrete information with variable parameters, as well as in transmission systems where communication is carried out by short sessions. The purpose of the invention is to reduce the loss of information. FIG. 1 shows the structural electrical circuit of the proposed device; FIG. 2 shows an embodiment of the control unit. The device for receiving signals of the start phase contains (Fig. 1) a signal processing channel, each of which consists of a driver .1 edge pulses, a selector 2, a key 3, a block 4 of the buffer memory and an additional key 5, a block 6 of control , the first element OR 7, a bistable element 8, a coincidence unit 9, a master oscillator 10, (n + 1) key 11, a frequency divider 12, a code combination sensor 13, a comparison block 14, an integrator 15, a second OR element 16, a driver .17 signal reset, analyzer 18 the end of the received message. The control unit (Fig. 2) is made in the form of n bistable elements 19 19f ,, n keys 20, - .20п ,. the first element of the ШШ 21, the second element OR 22 „, the register 23 shift ha. The device works as follows. From the codes of the analyzed channels, signals in the form of a pulse sequence consisting of synchronizing pulses to establish synchronization of sprinkling, pulses of a special starting combination (address) and information pulses simultaneously arrive at the inputs of the n processing channels of the signals, each of which consists of successively connected shapes . The driver 1 of the pulses of fronts and the selector 2, the key 3, as well as the additional key 5 and the block 4 of the buffer memory, at. than the signal inputs of the additional keys of the 5 corresponding channels are combined with the inputs of the form. 1 pulse fronts. In the case when the fronts of sync pulses follow each other at a time interval equal to the duration of an elementary sequence with an error. ± cf, front pulse generator 1 produces a pulse. If the error exceeds ± d, then a pulse does not appear at its output. The output pulse arrives at the input of the selector 2, which counts the number of clock pulses arriving at its input, at a given time interval. The magnitude of the counting interval and the number of pulses in a burst is chosen based on the duration of the sync interval of the received signal and the number of sync pulses. At the output of the selector 2, a pulse appears when the last pulse of the packet arrives at its input. If the number of pulses in the counting interval is less than valid, then the selector 2 resets the accumulated number of pulses. The next pulse counting starts from the moment the first pulse arrives after the reset. If there is a signal in one of the channels at the output of the selector 2 of this channel, a pulse is generated, which arrives at the control input of the additional key 5 normally closed, opens it and thereby allows the passage of information for recording into block 4 of the buffer memory. At the same time, the pulse from the output of the selector 2 is supplied to the corresponding in, the course of the control unit 6. The control unit 6 generates a signal that is fed to the control input of the key 3 and to the control input of the block 4 of the buffer memory of the same channel. The key 3 opens and allows reading the information recorded in the block 4 of the buffer memory to the input of the first element OR 7. At the same time, control block 6 locks the keys 3 in other channels, thereby preventing simultaneous reading of information recorded from blocks 4 of the buffer memory of other channels. In addition, a separate output of control unit 6 to control input (n + 1) of key 11 receives a signal j permitting the passage of pulses from the master oscillator 10 to the input of frequency divider 12, at the output of which a periodic sequence of pulses appears with the fronts of the parcels of the received signal with an accuracy of i SL From the output of the frequency divider 12, the pulse sequence (clock synchronization voltage) is supplied to the input of the sensor 13 of a code combination. The signal from the separate output of the control unit also enters the input of the bistable element 8, under the action of which the latter is transferred to one (out of DV5 stable) state characterized by issuing a permitting signal to the second input of the 9 coincidence unit, while the latter opens and receives the received signal the input of the comparator unit 14; Simultaneously, the voltage from the output of the bistable element 8 is triggered by the sensor 13 of the code combination, from which output to the second input of the comparator unit 14 begins to flow ova combination device. The comparator unit 14 performs a pulse comparison of the starting signal combination (address) with the device code combination. The coincidence of each pair of pulses is fixed in the integrator 15-, the time constant of which is chosen equal to the duration of the starting combination. If the result of comparing a pair of pulses is negative (m, e, the starting combination does not coincide with the device code combination), then from the second integrator 15 through the second element OR 16 to the bistable element 8, a pulse signal is given, under the action of which the latter changes to another stable state which is characterized by the supply of a prohibition signal to the block 9 of the match and the sensor 13 of the code combination; From the second output of the integrator 15, the pulse signal also arrives at the shaper 17 of the Reset signal, which forms faults pulse providing transfer (n + 1) switch 11, integrator 15 and the control unit 6 to its original position. The analysis of this channel is terminated and the device returns to the initial state. If the preliminary comparison results are positive, i.e. the starting combination of the signal coincides with the code combination of the device, then from the second integrator output 15 through the second element OR 16 to the bistable element 8 the pulse signal is not is supplied and it remains in the steady state, which is characterized by the supply of the enable signal to the coincidence unit 9 and the sensor 13 of the code combination. The analysis of this channel continues. After the time required to fully integrate the start-up combination, a pulse appears at the first output of the integrator 15, corresponding to the beginning of the reception of the information part of the message, which goes further to an external device (not shown) that registers the received messages. At the same time, the same signal through the second element OR 16 enters the bistable element 8 and transfers it to the state characterized by the input of the inhibiting signal to the block 9 of coincidence and the sensor 13 of the code combination. The comparison is terminated, but the generation of the clock synchronization voltage, which is used to operate the external device that receives the messages, continues. From the output of the first element OR 7, the signal also arrives at the external device and the analyzer 18 of the end of the received message, which, after the end of the communication session, generates a signal at the input of the resetter 17 of the Reset signal. The analysis of this channel is terminated and the device returns to its original state. If at the time of the analysis of the start-up combination and the registration of a message received via one of the channels, for example the i-th (the keys of the 3 other channels are blocked), due to the coincidence of the meteors, a signal appears in another processing channel, for example j, then the signal from the output of the selector 2 of this channel, an additional key 5 is opened and the pulse sequence following the sync pulses, consisting of starting combination pulses and information pulses, goes to the corresponding block 4 of the buffer memory. The reading of information from the buffer storage units 4 and its further processing is carried out according to the signals of the control unit 6 sequentially as the signal processing proceeds. Phase Start and Information c. corresponding blocks. When signals are received on the i-th channel, a pulse is output at the output of the selector 2 of this channel, which is fed to the i-input of the control unit. Directly in the control unit 6, this impulse delivers the i-th key 2.0 i (Fig. 2), which translates the t-th, bistable element 19- into a position where at its output a pulse appears that opens the corresponding key 3 and allowing readout of information from the 1st block 4 of the buffer memory (Fig. 1). At the same time, the impulse from the output of the 1st bistable element 19. arrives at the (p-1) second element OR 22-22.,., At the output of which there appear pulses blocking the corresponding keys 20-20f | in other (except i-ro) (p-1) reception channels. This prevents the signal from the (p-1) selectors 2 to the inputs of the other (p-1) bistable elements 19-19. It also prevents the impulse from the first element 20 and OR 21 to the bistable element 8 and (n- 1) a key 11 (FIG. 1) for controlling the operation of the corresponding blocks according to a certain algorithm. Thus, the corresponding key 3 opens and permits reading the information recorded in block 4 of the buffer memory of the i-ro channel to the input of the first element of the IL 7. At the same time, control block 6 blocks the other keys 3 in others (h-1). reception channels, thereby preventing the simultaneous reading of information recorded in blocks 4 of the buffer memory of other (n-1) channels. After the reception of information in the i-oM channel is completed, the signal shaper 17 Reset provides for the transfer of the control unit 6 to the initial state. In this case, the n bistable elements 19-19, the n keys 20 20 of the control unit 6 and the n keys 3 of the device are reset to this position by this signal. At the same time, the Reset signal coming from the imaging unit 17 is fed to the shift register 23, in which the signal in the form of 1 with a clock frequency moves along the cells (from the first to the n-th). The outputs of the cells of the register 2 shift are connected to the inputs of the n keys 20 - 20R. If there is information in one of the n blocks 4 of the buffer memory, for example J-OM, the signal from the j-ro output of the shift register 23 opens the j-th key 20.-, which switches the j-and bistable element 19 ,. According to the signal from the j-ro of the bistable element 19; The j-th key 3 opens and the information starts to be read from the j-th block 4 of the buffer memory. Next, the operation of the control unit 6 occurs according to an algorithm similar to reception on the -th channel, etc. Thus, the control unit 6 provides control over the time-sequential processing of the information recorded in the blocks 4 of the buffer memory.
иand