SU1183966A1 - Многоканальное устройство приоритета - Google Patents

Description

Изобретение относится к вычислительной технике, в частности к многоканальным устройствам приоритета, и может быть использовано при построении систем обработки данных.

Цель изобретения - повышение оперативности обслуживания заявок высших приоритетов.

На фиг. 1 представлена структурная схема устройства; на фиг. 2 структурная схема первого коммутатора; на фиг. 3 - то же, второго коммутатора.

Многоканальное устройство приоритета содержит в каждом канале 1, триггеры 2 и 3 и два элемента й 4 и 5, элементы И 6-9, элементы НЕ 10 и 11, линию 12 задержки, элементы ИЛИ 13-18, элементы ЗАПРЕТ 19-24, временной распределитель 25, триггер 26, шифраторы 27 и 28, буферные регистры 29 и 30, дешифратор 31, блок 32 регистров с регистрами 33, реверсивные счетчики 34, элементы И 35, элементы ИЛИ 36, блоки 37 управления по числу регистров 33 в блоке 32 регистров, содержащих элементы И 38-41, элементы НЕ 42 и 43, элемент ИЛИ 44 и триггер, 45, а также первые коммутаторы 46 и 47, установочный вход 48 устройства, запросные входы 49 устройства, разрешающие выходы 50 устройства, ‘тактовый вход 51 устройства, вход 52 запуска устройства. ·.

Коммутатор 46 (фиг. 2) содержит элемент ИЛИ 53, каналы 54, а в каж-, дом канале группу элементов И 55-57, группу элементов И 58-59, элемент .

И 60, элементы ИЛИ 61-63, элемент ЗАПРЕТ 64, триггер 65 и реверсивный сдвигающий регистр 66,

Коммутатор 47 (фиг. 3) содержит элементы 67 задержки, каналы 68, каждый из которых содержит группу

триггеров 69-74, группу элементов И 75-80,элемент ИЛИ 81, а также группу элементов ИЛИ 82-84.

Устройство работает следующим 5 образом.

Сигналы на резрешающих выходах 50 устройства появляются -согласно очереди, составленной в блоке 32 регистров. Временной распределитель

Ю 25 под воздействием тактовых импульсов опрашивает последовательно во времени все каналы 1 устройства.

Импульс запроса приходит на запросный вход 49 устройства, запоми15 нается в канале 1 и через "коммутатор 46 приходит на входы реверсивных счетчиков 34, изменяя их содержимое, и при определенных ситуациях (реверсивный счетчик 34, на вычитающий

20 вход которого скоммутирован импульс запроса обнулен) производит перекоммутацию коммутатора 46. При очередном запросе канала 1 временным распределителем 25 он выдает информацию

25 о заявке в виде номера канала 1, на который пришел запрос, и через коммутатор 47 и шифратор 28 код приоритета на буферный регистр 29. С помощью блоков 37 управления информа30 ция из буферного регистра 29 переписывается в один из регистров 33 блока 32 регистров или во второй буферный регистр 30 в зависимости от кода приоритета, находящегося на первом буферном регистре 29. Код приоритета формируется в зависимости от номера выхода коммутатора 46, на который скоммутирован импульс запроса, с помощью коммутатора 47 и шифратора 28.

Операция постановки в очередь ос.кована на следующем алгоритме идентификации максимума в наборе целых чигел. Начиная слева, просматривается каждый разряд всех чисел. Если

1183966

все разряды либо нули, либо единицы, то числа переходят к следующему разряду. Но-если одни разряды нули, а другие единицы, то все числа с нулями на одном месте вычеркиваются 5

и в дальнейшем это число не анализируется .

Рассмотрим работу устройства более подробно. Перед включением устройства в работу по сигналу "Начальная ус- 10 тановка" с входа 48 реверсивные сдвигающие регистры 66 устанавливаются в исходное состояние. При этом на реверсивном сдвигающем регистре 66 первого канала 54 коммутатора ,5 46 единичный сигнал появляется на первом выходе и т.д.

3 процессе эксплуатации устройства, до момента поступления очередного импульса запроса потенциалами с вы- 20 ходов триггеров 2 и 3 во всех каналах 1 устройства закрываются соответственно элементы И 4 и 5, в коммутаторе 46 потенциалом с выхода триггера 65 во всех каналах 54 закрыва- 25 ется элемент И 60 и открывается элемент ЗАПРЕТ 64, в коммутаторе 47 в каждом канале 68 закрываются потенциалом с выхода триггеров 69-74 элементы И 75-80. Соответствующим потенциалом с выхода триггера 45 во всех блоках 37 управления подготавливают -к открытию элементы И 39 и 41, потенциалом с выхода триггера 26 подготавливают к открытию элемент И 4, на вторых выходах тех регистров 33, в которых записывается информация о единичном потенциале, потенциалом с выхода элемента НЕ 43 открывается элемент ₄θ

И 40 во всех блоках 37 управления, первый буферный регистр 29 обнулен, на втором буферном регистре находится информация о выполняемой заявке.

С входа 48 импульсы синхронизации

Т» с 45

поступают на входы элементов И 5 всех каналов 1, на вход элемента И 4 и на вход временного распределителя 25.

При поступлении на вход 49 одиноч- 50 ного импульса запроса, он записывается в триггер 2, устанавливает в единичное состояние триггер 65 коммутатора 46 и через один из открытых реверсивным сдвигающим регистром 55

65, элементов И 55-57 и элемент ИЛИ 62 поступает на один из выходов , _; коммутатора 46, При этом возможно

несколько ситуаций. В том случае, если импульс запроса скоммутирован на первый выход коммутатора 46, то через элемент ИЛИ 14 он поступит на вход элемента ЗАПРЕТ 22, который закрыт только в том случае если ео всех разрядах реверсивного счетчика 34 будут единицы, в противном случае элемент ЗАПРЕТ 22 открывается и импульс запроса, поступая на суммирующий вход реверсивного счетчика 34, увеличивает содержащийся в нем код на единицу. Если импульс запроса скоммутирован на любой другой выход коммутатора 46, то через элемент ИЛИ 15 и 16 он поступает на входы пары элементов И 7 и 8 и элемента ЗАПРЕТ 19 и 20. При этом открытым окажется только один из них. В том случае если в соответствующем им реверсивном счетчике записывается нулевой код, то открытым окажется элемент ЗАПРЕТ 19-21, а если любой не нулевой код,·то элемент И 7 и 8.

При открытом элементе И 7 и 8 импульс запроса поступает как на суммирующий вход одного реверсивного счетчика 34, так и на чычитающий вход другого счетчика 34, уменьшив его код на единицу. При открытом элементе ЗАПРЕТ 19-21 импульс запроса поступает не только на суммирующий вход реверсивного счетчика 34, но и через элемент ИЛИ 15 и 16,на пару элементов И 7 и 8 и элемент ЗАПРЕТ 19 и 20, соответствующую этому счетчику 34, а также через элементы ИЛИ 17 и 18 на входы третьей группы входов коммутатора 46.

I

Импульс запроса, поступивший на вход коммутатора 46 через открытый элемент И 58 канала, соответствую-, щего входу 49 устройства, на который пришел импульс запроса, через элемент ИЛИ 61 и открытый элемент И 60 поступает на инверсный вход реверсивного сдвигающего регистра 66. Высокий потенциал с его выхода переключается на другой выход.

Импульс запроса, поступивший на вход коммутатора 46 через открытый элемент И 58 канала 54, соответствующий тому входу 49 устройства, с которого последний импульс запроса поступил на вычитающий вход реверсивного счетчика 34, через элемент ИЛИ^С61 и открытый элемент ЗАПРЕТ 64/ поступает на прямой вход реверсив5

1 183966

6

кого сдвигающего регистра 66. Высокий потенциал с его выхода переключается на другой выход. Обнуление триггера 65 канала 54 коммутатора 46 производится импульсом, поступающим с выхода одного из элементов И 7-9 или элемента ЗАПРЕТ 22 через элемент ИЛИ 53.

Импульс запроса, поступивший на соответствующий запросный вход 49 устройства и прошедший на вычитающий вход или на суммирующий вход первого реверсивного счетчика 34, поступает на вход второй группы входов и на вход третьей группы входов коммутатора 47. Импульс запроса, поступивший на вход третьей группы входов коммутатора 47, устанавливает в единичное состояние триггеры

69, 71 и 73 соответствующего канала 68 коммутатора 47.

При этом со второй группы входов коммутатора 47 импульс запроса проходит на единичный вход только одного триггера 70, 72 и 74 данного канала 68. На выходе этого триггера

70, 72 и 74 установится положительный потенциал, который подготовит

к открытию элемент И 76, 78 и 80.

Очередной импульс от временного распределителя 25 через элемент И 4 записывается в триггер 3, поступает на соответствующий вход первой группы входов коммутатора 47. С этого входа импульс через элемент 67 задержки, который задерживает импульс на время, открытые элементы И 76,

78 и 80 и элементы ИЛИ 62-64 поступает на выход коммутатора 47 и далее на соответствующий вход шифратора 28. Кроме того, этот импульс через элемент ИЛИ 81 устанавливает в нулевое состояние все триггеры 69-74 данного канала 68 коммутатора 47, на выходе шифратора 28 будет сформй⁴рован код приоритета, который определяется тем, к вычитающему входу какого реверсивного счетчика 34 подключен в данный момент времени запросный вход 49 устройства, на который поступил импульс запроса.

С выхода шифратора 28 код приоритета записывается в буферный регистр 29.

По окончании записи сигналом с третьего выхода первого буферного регистра 2.9 открывается элемент И 4. Тактовые импульсы с выхода элемента.

И 4 поступают на входы регистров 33' и первого буферного регистра 29.

Под воздействием этих тактовых импульсов с вторых выходов регистров 33 и с первого выхода первого буферного регистра 29 начинают подаваться поразрядно коды приоритетов. С выходов регистров 33 они подаются на вход элементов И 39 и через элементы НЕ 42 на вход элементов И 38.

С выхода первого буферного регистра 29 код поступает на элемент ИЛИ 13, Так как в исходном состоянии все триггеры 45 находятся в единичном состоянии и все элементы И 39 открыты, то разряды с вторых выходов, регистров 33 приходят на элемент ИЛИ 13, на выходе которого единичное состояние будет в случае, когда не все разряды нули. При единичном состоянии на выходе элемента ИЛИ 13 триггер 26 и триггеры 45 устанавливаются в нулевое состояние если

на них поступил нулевой разряд кода,

1

закрывая тем самым элемент И 4 или элементы И 39 и 41 соответственно. После запирания элемента И 4 прекращается подача тактовых импульсов на регистры 33 и буферный регистр 29, т.е. прекращается подача кодов приоритетов на выходы регистров.

В результате все элементы И 40 блоков 37 управления тех регистров 33, в которых код приоритета ниже чем код приоритета в первом буферном регистре 29, закрываются как потенциалом с первого выхода регистра 33, так и потенциалом с выхода триггеров 45. Те элементы И 41 блоков 37 управления,соответствующие регистрам.33, в которых записывается код приоритета выше, чем код приоритета, записанный в первом буферном регистре 29, закрываются только потенциалом с первого выхода регистров 33. Очередной импульс, поступающий на уп равляюший вход устройства, приходит через элемент И 41 только тех блоков 37 управления, которые соответствуют регистрам 33, в которых записывается код приоритета выше, чем код приоритета, находящийся на первом буферном регистре 29, поступая на входы регистров 33 и производя последовательную передачу информации из регистра в регистр в сторону второго буферного регист7

1183966

8

ра 30. В результате обнуляется тот' регистр 33, в который не была произведена передача из предыдущего регистра. На его втором выходе поэтому будет нулевой потенциал. Элемент И 40 блока 37 управления, соответствующий этому регистру, открыт. Содержимое первого буферного регистра 29 переписывается через открытый элемент И 40 в освободившийся- регистр 33. Если в первом буферном регистре 29 находился код приоритета, который выше всех приоритетов, находящихся в регистрах 33, то информация переписывается из него через открытый элемент И 6 непосредственно во второй буферный регистр 30. После выполнения этих операций импульс с выхода линии 12 задержки

устанавливает в единичное состояние триггеры 45 и триггеры 26, подготавливая устройство к очередному циклу

5 постановки заявки в очередь. При поступлении на второй буферный регистр 30 код номера канала, на который пришел запрос, подае.тся на дешифратор 31. Дешифратор 31 потен10 циалом на соответствующем выходе открывает элемент И 5 канала 1, с которого пришла заявка. Очередной тактовый импульс проходит через элемент И 5 на разрешающий выход 50

15 устройства, а также на вход триггера 3, устанавливая его в нулевое состояние. В результате этого канал 1 подготавливается к приему очередного запроса.

1 183966

Фиг. 2

80

. 1 183966

Фг/г.З

Claims (1)

1. МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ПРИОРИТЕТА, содержащее три элемента И, два элемента НЕ, линию задержки, элемент ИЛИ, временной распределитель, триггер, первый шифратор, два буферных регистра, дешифратор, блок регистров, блоки .управления по числу регистров в блоке регистров, а в каждом канале

   два триггера и два элемента И, каждый блок управления содержит четыре элемента И, два элемента НЕ, элемент ИЛИ и триггер, причем единичный вход первого триггера каждого канала является соответствующим запросным входом устройства, выходы первого и второго триггеров каналов соединены с первыми входами первого и второго элементов И канала соответственно, выход первого элемента И канала подключен к единичному входу второго триггера канала, к нулевому входу первого триггера канала и к соответствующему входу первого шифратора, второй вход первого элемента И канала соединен с соответствующим выходом временного. распределителя, вход которого подключен к тактовому входу устройства, к первому входу первого эле-, мента И и вторым входам вторых элементов И каналов, выход второго элемента И канала соединен с нулевым входом второго триггера канала и соответствующим разрешающим выходом устройства, вход запуска устройства соединен с входом считывания первого буферного регистра, с первыми входами первых элементов И блоков управления, с входом считывания второго буферного регистра и с входом приема второго буферного регистра, а через линию задержки - с единичными входами триггеров блоков управления и триггера, выход первого шифратора соединен с первым информационным входом первого буферного регистра, первый выход первого буферного регистра соединен с первым входом . элемента ИЛИ, а через первый элемент НЕ - с первым входом второго элемента И, второй выход первого буферного регистра соединен с первым входом второго элемента И блоков управления и первым входом третьего элемента И, третий выход первого буферного регистра соединен с вто- . рым входом первого элемента И, выход второго элемента И соединен с нулевым входом триггера, выход триггера соединен с третьим входом первого элемента И, выход первого элемента И соединен с первым входом регистров блока регистров и с входом сброса первого буферного регистра, выход элемента ИЛИ соединен с первым входом третьего элемента И блоков управления и с втоВЦ-„„И 83966

   >

   1183966

   рым входом второго элемента И,, вторые входы регистров блока регистров соединены с выходами вторых элементов И соответствующих блоков управления, группа выходов каждого регистра в блоке регистров соединена с группой входов следующего регистра, группа выхода последнего регистра блока регистров соединена с группой входов второго буферного регистра, выход второго буферного регистра соединен через второй элемент НЕ с вторым входом третьего элемента И, выход которого соединен с входом разрешения считывания второго буферного регистра, первые выходы регистров блока регистров соединены с первыми входами элементов ИЛИ соответствующих блоков управления, выход третьего элемента И блока управления соединен с нулевым входом триггера блока управления, единичный выход триггера блока управления соединен с вторым зходом первого и с первым входом четвертого элементов И блока управления, нулевой выход триггера блока управления соединен с вторым входом элемента ИЛИ блока управления, выход элемента ИЛИ блока управления соединен через элемент НЕ блока управления с вторьм еходом второго элемента И блока управления, выходы четвертых элементов И блоков управления соединены с соответствующими входами элемента ИЛИ, выход четвертого элемента И блока управления соединен с вторым входом соответствующего регистра блока регистров,, выход первого элемента И блока управления соединен с третьим входом соответствующего регистра блока регистров, информационные выходы второго буферного регистра соединены с входами дешифратора, выходы которого подключены к третьим входам вторых элементов И каналов, отличающееся тем, что, с целью повышения оперативности обслуживания заявок высших приоритетов, в него введены группа реверсивных счетчиков, три группы элементов ИЛИ, две группы элементов ЗАПРЕТ, две группы элементов И, второй шифратор, первый и второй коммутаторы, причем первый коммутатор содержит элемент ИЛИ и каналы, а в каждом канале - триггер, реверсивный сдвигающий регистр, три элемента ИЛИ, элемент ЗАПРЕТ, две группы элементов И и элемент И, второй коммутатор содержит группу элементов ИЛИ, группу элементов задержки, каналы, а в каждом канале - две группы триггеров, группу элементов И и элемент ИЛИ, причем запросные входы устройства соединены с единичными входами триггеров

   каналов первого коммутатора и с ' первыми входами элементов И первой

   группы каждого канала первого коммутатора, входы элемента ИЛИ первого коммутатора, кроме последнего входа, соединены с выходами элементов И первой группы и с вычитающими входами реверсивных счетчиков, последний вход элемента ИЛИ первого коммутатора соединен с выходом первого элемента ИЛИ первой группы и с первыми входами первых элементов И группы каждого канала второго коммутатора, выходы элементов ЗАПРЕТ первой группы соединены с суммирующими входами реверсивных счетчиков группы, первая группа выходов каждого реверсивного счетчика группы соединена с входами одноименного элемента И второй группы, выход каждого элемента И первой группы соединен с инверсным входом одноименного элемента ЗАПРЕТ первой группы, прямой вход каждого элемента ЗАПРЕТ первой группы соединен с выходом одноименного элемента ИЛИ первой группы, вторая группа выходов каждого реверсивного счетчика группы соединена с входами одноименного элемента ИЛИ второй группы, первый вход каждого -( -го

   элемента И первой группы (. ί = 1.. ..п„ η -· число запросов), кроме последнего элемента^ соединен с выходом ( ί +1)-го элемента ИЛИ первой труп** пы, первый вход последнего элемента й первой группы соединен с выходом первого элемента ИЛИ последнего канала первого коммутатора и с инверсным входом последнего элемента ЗАПРЕТ второй группы, выход каждого элемента ИЛИ второй группы соединен с прямым входом одноименного элемента ЗАПРЕТ второй группы и с вторьм входом одноименного элемента И первой группы, выходы первых элементов ИЛИ всех каналов первого коммутатора, кроме последнего кана1183966

   ла, соединены с первыми входами одноименных элементов ИЛИ первой группы, инверсные входы элементов ЗАПРЕТ второй группы соединены с выходами одноименных элементов ИЛИ первой группы, выход каждого элемента ЗАПРЕТ второй группы, кроме последнего, соединен с первым входом одноименного элемента ИЛИ третьей ' группы, выходы элементов ИЛИ третьей группы и выход последнего элемента ЗАПРЕТ второй группы соединены с первыми входами соответствующих элементов И второй группы каждого канала первого коммутатора, выход первого элемента ЗАПРЕТ второй группы соединен с вторым входом первого элемента ИЛИ первой группы и с первым входом первого элемента ИЛИ третьей группы, выход каждого элемента ЗАПРЕТ второй группы, начиная со второго, соединен с первым входом одноименного элемента ИЛИ третьей группы, выход каждого ΐ-го элемента ЗАПРЕТ второй группы (1 = 2... п-1) соединен с вторым входом ί -го элемента ИЛИ первой группы и с вторым входом 1 -го и ΐ-1-го элемента ИЛИ третьей группы, установочный вход устройства соединен с установочными входами регистров сдвига первого коммутатора, выход элемента ИЛИ первого коммутатора соединен с первыми входами вторых элементов ИЛИ каналов первого коммутатора, выход второго элемента ИЛИ каждого канала первого коммутатора соединен с первым входом триггера своего канала, выход триггера каждого канала первого коммутатора соединен с инверсным выходом элемента ЗАПРЕТ и с первым входом элемента И своего канала, выходы регистров· сдвига в каждом канале первого коммутатора, начиная с второго выхода, соединены с вторыми входами одноименных элементов И первой группы своего канала· и с вторыми входами элементов И второй группы своего канала, начиная с первого элемента, первый выход каждого регистра сдвига каждого канала первого коммутатора соединен с вторым входом первого элемента И первой группы своего канала, выходы элементов И второй группы в каждом канале первого коммутатора соединены с входами третьего элемента ИЛИ своего канала, выходы одноименных элементов И первой группы каждого канала первого коммутатора соединены с входами первого элемента ИЛИ одноименного канала, выход третьего элемента ИЛИ каждого канала первого коммутатора соединен с прямым входом элемента ЗАПРЕТ и с вторым входом элемента И своего канала, выход элемента И каждого канала первого коммутатора соединен с первым входом направления сдвига регистра сдвига своего канала и с вторым входом второго элемента ИЛИ своего канала, выход элемента И каждого канала первого коммутатора соединен с вторым входом направления сдвига регистра сдвига своего канала, первые входы четных элементов И группы каждого канала второго коммутатора соединены через элементы задержки второго коммутатора с выходами вторых элементов И одноименных каналов, второй вход каждого четного элемента И группы и первый вход каждого нечетного элемента И группы, кроме первого каждого канала второго коммутатора, соединен с выходом одноименного триггера группы своего канала, вторые входы нечетных, элементов И группы каждого канала второго коммутатора, начиная с третьего элемента, соединены соответственно с выходами элементов И первой группы й с выходом первого элемента ИЛИ первой группы, выход элемента ИЛИ каждого канала второго коммутатора соединен с нулевыми входами триггеров группы своего канала, входы элемента ИЛИ каждого канала соединены с выходами всех, кроме первого, элементов И группы своего канала, выходы одноименных, кроме первых, элементов И группы каждого . канала второго коммутатора соединены с входами одноименных элементов ИЛИ группы второго коммутатора, вторые входы первых элементов И группы каждого канала второго коммутатора соединены с выходом первого триггера своего канала, единичные входы несчетных триггеров группы, кроме последнего. триггера каждого канала второго коммутатора, соединены с запросными входами устройства, единичные входы четных триггеров группы д^ждого канала второго коммутатора и единичный вход последнего

   1183966

   триггера группы каждого канала второго коммутатора соединены с выходами предыдущих элементов И группы своего канала, выходы элементов ИЛИ каналов второго коммутатора соединены с входами второго шифратора, выходкоторого соединено вторыминформационным входом первого буферного регистра.