SU1387009A1

SU1387009A1 - Устройство дл моделировани систем массового обслуживани

Info

Publication number: SU1387009A1
Application number: SU864137273A
Authority: SU
Inventors: Виктор Анатольевич Карасев; Владимир Борисович Муравник
Original assignee: Войсковая часть 13991
Priority date: 1986-10-15
Filing date: 1986-10-15
Publication date: 1988-04-07

Abstract

Изобретение относитс к области цифровой вычислительной техники и может быть использовано при разработке и моделировании систем массового обслуживани . Це;1Ь изобретени - упрощение устройства. Дл достижени данной цели устройство включает четыре триггера. Если в устройстр е обрабатываетс за вка низкого приоритета и приходит за вка высокого приоритета, обработка за вки низкого приоритета прекращаетс . Она записываетс в буфер низкого приоритета, за вка высокого приоритета обрабатываетс . Счетчики устройства подсчитывают количество обработанных за вок низкого и высокого приоритета, количество потер нных за вок низкого и высокого приоритета. 1 ил.

Description

00

Изобретение относитс к цифровой вычислительной технике и может быть использовано при разработке и моделирвании систем массового обслуживани .

Цель изобретени - упрощение устройства .

На чертеже приведена схема предлагаемого устройства.

Устройство содержит входы за вок низкого 1 и высокого 2 приоритетов, четвертый триггер 3, счетчик 4, восьмой 5 и первый 6 элементы И, первый элемент 7 запрета, п тый 8 и первый 9 элементы ИЛИ, первый блок 10 задержки, второй триггер 11, второй элемент ИЛИ 12, счетчик 13, четвертый элемент 14 запрета, седьмой элемент И 15, шестой элемент ИЛИ 16, первый триггер 17, реверсивный счетчик 18 очереди за вок низкого приоритета, счетчик 19, шестой элемент И 20, четвертый элемент ИЛИ 21, третий элемент 22 запрета, п тый элемент 23 запрета, п тый элемент И 24, третий триггер 25, реверсивный счетчик 26 очереди за вок высокого приоритета, счетчик 27, четвертый 28 и третий 29 элементы И, второй элемент 30 запрета, третий элемент ИЛИ 31, второй блок 32 задержки, второй элемент И 33.

В начальный момент времени все триггеры наход тс в нулевом состо нии. Импульс с входа 1, и-митирующий сообщение низкого приоритета, поступает через элемент 7 и элемент ИЛИ 9 на вход блока 10 задержки и одновременно на вход триггера 11. Последний устанавливаетс в единичное состо ние, запрещающее прохождение импульсов , имитирующих сообщени низкого приоритета, через элемент 7 запрета и раз- рещающее их прохождение через элемент И 6, элемент ИЛИ 8, элемент ИЛИ 16, элемент 14 запрета на суммирующий вход счетчика 18, который имитирует буфер сообщений низкого приоритета.

При полном заполнении буфера на выходе переполнени счетчика 18 устанавливаетс сигнал, запрещающий прохождение за вок через элемент 14 запрета и разрешающий их прохождение через элемент И 15 на счетчик 19, подсчитывающий количество потер нных сообщений низкого приоритета.

Импульс, задержанный на врем Тн в блоке 10 задержки (имитаци обслуживани за вок низкого приоритета), поступает на вход счетчика 13, подсчитывающего количество обработанных за вок низкого приоритета . Одновременно этот же импульс через элемент ИЛИ 12 устанавливает триггер 11 в нулевое состо ние, а также через элемент ИЛИ 21 поступает на вход элемента И 20. Если буфер сообщений низкого приоритета содержит сообщени (счетчик 18 не пуст), то элемент И 20 открыт, так как на втором его входе имеетс единичный потенциал от триггера 17, установленного в это состо ние первой же за вкой, поступивщей

5

в буфер сообщений (счетчик 18). В этом случае импульс проходит через элемент И 20 и элемент ИЛИ 9 на вход блока 10 задержки, имитиру выдачу сообщени на обработку из буфера. Этот же импульс поступает на вычитающий вход счетчика 18 и уменьщает его содержимое на единицу.

В момент обнулени буфера (счетчика 18) импульс с выхода обнулени перебрасывает триггер 17, который блокирует элемент И 20 и подает разрещающий потенциал на вход элемента 7.

Импульс, имитирующий сообщение высокого приоритета, поступает с входа 2 через элемент 30 запрета, элемент ИЛИ 31 г на вход блока 32 задержки и одновременно на единичный вход триггера 3. Последний устанавливаетс в единичное состо ние , запрещающее прохождение импульсов, имитирующих сообщени высокого приоритета , через элемент 30 запрета и разре- 0 шающее их прохождение через элемент И 29, элемент 23 запрета на суммирующий вход счетчика 26, имитирующий буфер сообщений высокого приоритета. Этот же сигнал от триггера 3 запрещает прохождение сообщений низкого приоритета через элемент 7 и разрещает их прохождение через элемент И 5, элемент ИЛИ 8, элемент ИЛИ 16, элемент 14 на суммирующий вход счетчика 18.

В случае полного заполнени счетчика Q 26 сообщени высокого приоритета проход т через элемент И 24 на счетчик 27, подсчитывающий количество необработанных за вок высокого приоритета (аналогично схеме дл за вок низкого приоритета).

Импульс, задержанный на врем Тв в г блоке 32 задержки (имитаци обслуживани сообщений высокого приоритета), поступает на вход счетчика 4, подсчитывающего количество обработанных за вок высокого приоритета . Одновременно этот же импульс устанавливает триггер 3 в нулевое состо ние. 0 Если в буфере сообщений высокого приоритета (счетчик 26) есть сообщение, то на выходе триггера 25 имеетс потенциал, закрывающий элемент 22 и открывающий элемент И 28.

В этом случае импульс с выхода блока 32 задержки поступает через элемент И 28 и элемент ИЛИ 31 на вход блока 32 задержки , имитиру выдачу сообщени из буфера сообщений высокого приоритета.

0 Одновременно с этим содержимое счетчика 26 уменьшаетс на единицу, так как этот импульс поступает на вычитающий вход счетчика 26.

Если счетчик 26 становитс пустым, то импульс с его выхода обнулени пере5 брасывает триггер 25, элемент И 28 закрываетс , а элемент 22 открываетс . В этом случае опращиваетс буфер сообщений низкого приоритета - импульс с

выхода блока 32 задержки проходит через элемент 22, элемент ИЛИ 21 на элемент И 20 (если счетчик 18 не пуст) и далее через элемент ИЛИ 9 на вход элемента 10 задержки , имитиру выдачу сообщени низкого приоритета из буфера.

Если в устройстве обрабатываетс за вка низкого приоритета и приходит за вка высокого приоритета, то обработка за вки низкого приоритета прекращаетс , она записываетс в буфер низкого приоритета, за вка высокого приоритета обрабатываетс . Имитаци указанной ситуации происходит следующим образом. При обслуживании за вки низкого приоритета на первый вход элемента И 33 подаетс единичный сигнал с выхода триггера 11.

Импульс - за вка высокого приоритета через элемент 30, элемент ИЛИ 31 поступает на вход блока 32 задержки. Этот же импульс через вход элемента И 33 поступает на сбрасывающий вход блока 10 задержки и устанавливает его в нулевое состо ние , а также проходит через элемент ИЛИ 12 на триггер 11 и устанавливает его в нулевое состо ние. Кроме того, этот импульс проходит через элемент ИЛИ 16, элемент 14 на суммирующий вход счетчика 18, имитиру перевод сообщени из обслуживающего прибора в буфер сообщений низкого приоритета.

Счетчики 13 и 4 подсчитывают количество обработанных за вок низкого и высокого приоритета соответственно, а счетчики 19 и 27 подсчитывают количество потер нных за вок соответственно низкого и высокого приоритета.

Claims

Формула изобретени

Устройство дл моделировани систем массового обслуживани , содержащее реверсивный счетчик очереди за вок низкого приоритета, реверсивный счетчик очереди за вок высокого приоритета, щесть элементов ИЛИ, восемь элементом И, п ть элементов запрета и два блока задержки, первый вход первого элемента И и информационный вход первого элемента запрета объединены и вл ютс входом за вок низкого приоритета устройства, выход первого элемента запрета соединен с первым входом первого элемента ИЛИ, выход которого подключен к входу запуска первого блока задержки, выход которого соединен с первым входом второго элемента ИЛИ, а вход сброса первого блока задержки подключен к выходу второго элемента И, первый вход третьего элемента И и информационный вход второго элемента запрета объединены и вл ютс входом за вок высокого приоритета устройства, выход третьего элемента ИЛИ подключен к входу запуска второго блока задержки, выход которого соединен с ин0

5

0

5

0

5

0

5

0

5

формационны.м входом третьего элемента запрета и первым входом четвертого элемента И, выход которого подключен к вычитающему входу реверсивного счетчика очереди за вок высокого приоритета, выход переполнени которого подключен к первому входу п того элемента И, выход которого вл етс выходом потер нных за вок высокого приоритета устройства, выход первого блока задержки соединен с первым входом четвертого элемента ИЛИ, второй вход которого соединен с выходом третьего элемента запрета, а выход четвертого элемента ИЛИ подключен к первому входу щестого элемента И, выход которого соединен с вычитающим входом реверсивного счетчика очереди за вок низкого приоритета и вторым входом первого элемента ИЛИ, выход переполнени реверсивного счетчика очереди за вок низкого приоритета соединен с управл ющим входом четвертого элемента запрета и первым входом седьмого элемента И, выход которого вл етс выходом потер нных за вок низкого приоритета , отличающеес тем. что, с целью упрощени , оно содержит четыре триггера, причем первый вход восьмого элемента И соединен с входом за вок низкого приоритета устройства, а выход восьмого элемента И подключен к первому входу п того элемента ИЛИ, второй вход которого подключен к выходу первого элемента И, а выход п того элемента ИЛИ соединен с первым входом щестого элемента ИЛИ, выход которого подключен к второму входу седьмого элемента И и информационному входу четвертого элемента запрета, выход которого соединен с единичным входом первого триггера и суммирующим входом реверсивного счетчика очереди за вок низкого приоритета, выход обнулени которого подключен к нулевому входу первого триггера, пр мой выход которого соединен с вторым входом щестого элемента И и первым управл ющим входом первого элемента запрета, второй управл ющий вход которого подключен к пр мому выходу второго триггера, второму входу первого элемента И и первому входу второго элемента И, второй вход которого соединен с входом за вок высокого приоритета устройства , а выход подключен к второму входу щестого элемента ИЛИ и второму входу второго элемента ИЛИ, выход которого подключен к единичному входу второго триггера , нулевой вход которого соединен с выходом первого элемента ИЛИ, выход третьего элемента И соединен с вторым входом п того элемента И и информационным входом п того элемента запрета, выход которого подключен к единичному входу третьего триггера и суммирующему входу ревер-. сивного счетчика очереди за вок высокого приоритета, выход переполнени которого соединен с управл ющим входом п того элемента запрета, а выход обнулени - с

нулевым входом третьего триггера, пр мой выход которого подключен к второму входу четвертого элемента И, управл ющему входу третьего элеме.нта запрета и первому управл ющему входу второго элемента запрета , выход которого подключен к первому входу третьего элемента ИЛИ, второй вход которого соединен с выходом четвертого элемента И, а выход третьего элемента

ИЛИ подключен к единичному входу четвертого триггера, нулевой вход которого соединен с выходом второго блока задержки, пр мой выход четвертого триггера соединен с вторым управл ющим входом второго элемента запрета, вторым, входом третьего элемента И, третьим управл ющим входом первого элемента запрета и вторым входом восьмого элемента И.